專利名稱：基于dds技術(shù)的步進(jìn)電機(jī)運(yùn)動(dòng)控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于運(yùn)動(dòng)控制技術(shù)領(lǐng)域，具體的說(shuō)，是指在FPGA (現(xiàn)場(chǎng)可編程邏輯 門陣列)芯片內(nèi)部實(shí)現(xiàn)了基于DDS技術(shù)的三軸步進(jìn)電機(jī)運(yùn)動(dòng)控制器?？梢詰?yīng)用 于任何使用步進(jìn)電機(jī)的線性運(yùn)動(dòng)控制場(chǎng)合。
背景技術(shù)：
晶圓檢測(cè)設(shè)備是半導(dǎo)體生產(chǎn)過(guò)程中的必需設(shè)施，晶圓檢測(cè)設(shè)備中顯微鏡的運(yùn) 動(dòng)控制非常關(guān)鍵，三軸步進(jìn)電機(jī)運(yùn)動(dòng)控制器是顯微鏡電動(dòng)控制臺(tái)的核心部分。顯 微鏡電動(dòng)控制臺(tái)一般采用專業(yè)運(yùn)動(dòng)控制芯片或運(yùn)動(dòng)控制卡來(lái)實(shí)現(xiàn)，價(jià)格昂貴，采 用FPGA來(lái)實(shí)現(xiàn)運(yùn)動(dòng)控制器，可大幅度降低費(fèi)用，以極低的成本實(shí)現(xiàn)運(yùn)動(dòng)控制器， 并且可以非常方便的進(jìn)行二次開發(fā)。

發(fā)明內(nèi)容
本發(fā)明提供一種基于DDS技術(shù)的步進(jìn)電機(jī)運(yùn)動(dòng)控制器，將DDS技術(shù)應(yīng)用于 運(yùn)動(dòng)控制領(lǐng)域，在一片F(xiàn)PGA芯片內(nèi)部設(shè)計(jì)實(shí)現(xiàn)了三軸步進(jìn)電機(jī)運(yùn)動(dòng)控制器，該 控制器可以實(shí)現(xiàn)梯形調(diào)速及S形調(diào)速，輸出脈沖頻率連續(xù)可調(diào)，分辨率極高，可 達(dá)0.011176Hz。有正向定步長(zhǎng)運(yùn)行、負(fù)向定步長(zhǎng)運(yùn)行、正向持續(xù)運(yùn)行、負(fù)向持續(xù) 運(yùn)行、歸零五種運(yùn)動(dòng)方式。設(shè)置了軟限位功能和限位開關(guān)接口以保證整個(gè)運(yùn)動(dòng)系 統(tǒng)的安全性。留有微處理器接口，可以使用ARM等微處理器方便的進(jìn)行控制。 內(nèi)部設(shè)有邏輯位置寄存器可以紀(jì)錄步進(jìn)電機(jī)當(dāng)前的邏輯位置。
本發(fā)明的技術(shù)方案如下
一種基于DDS技術(shù)的步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于是在FPGA芯片中， 建立微處理器接口和X、 Y、軸的初始速度寄存器、驅(qū)動(dòng)速度寄存器、加速度寄 存器、減速度寄存器、加/減速度變化率寄存器、運(yùn)行步長(zhǎng)寄存器、正向軟限位 寄存器、負(fù)向軟限位寄存器、命令字寄存器，以及X、 Y、 Z軸運(yùn)動(dòng)控制模塊； X、 Y、 Z軸的各寄存器分別與X、 Y、 Z軸運(yùn)動(dòng)控制模塊建立通訊連接，微處理 器接口由存儲(chǔ)器和二級(jí)寄存器構(gòu)成，存儲(chǔ)器為12個(gè)16bit結(jié)構(gòu)，負(fù)責(zé)接收外部處理器的命令并轉(zhuǎn)發(fā)給相應(yīng)的寄存器以控制X、 Y、 Z軸運(yùn)動(dòng)控制模塊，或者從相 應(yīng)的寄存器中提取X、 Y、 Z軸運(yùn)動(dòng)控制模塊的當(dāng)前運(yùn)行狀態(tài)并發(fā)送給外部處理 器；X、 Y、 Z軸運(yùn)動(dòng)控制模塊分別控制X、 Y、 Z三軸步進(jìn)電機(jī)；X、 Y、 Z軸 運(yùn)動(dòng)控制模塊由建立于FPGA中的直接數(shù)字頻率合成器、狀態(tài)機(jī)、邏輯位置計(jì)數(shù) 器、軟限位模塊、運(yùn)行步長(zhǎng)控制器、加速模塊、減速模塊、多路數(shù)據(jù)選擇器、限 位開關(guān)模塊等模塊構(gòu)成，狀態(tài)機(jī)負(fù)責(zé)其相互之間的控制工作。
所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，采用直接數(shù)字頻率合成DDS技術(shù)來(lái)實(shí)現(xiàn)輸出脈 沖控制器，輸出脈沖頻率連續(xù)可調(diào)，分辨率極高。在此基礎(chǔ)上增加了加速模塊和 減速模塊來(lái)實(shí)現(xiàn)梯形和S形加速。
所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于有正向定步長(zhǎng)運(yùn)行、負(fù)向定步長(zhǎng)運(yùn) 行、正向持續(xù)運(yùn)行、負(fù)向持續(xù)運(yùn)行、歸零五種運(yùn)動(dòng)方式。
所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于設(shè)計(jì)了軟限位模塊，可通過(guò)微處理
器設(shè)置運(yùn)動(dòng)控制器內(nèi)部軟限位寄存器來(lái)實(shí)現(xiàn)軟件限位的功能，并留有外部限位開 關(guān)要求。
所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于內(nèi)部設(shè)計(jì)了邏輯位置寄存器，可根 據(jù)電機(jī)的運(yùn)行狀況自動(dòng)記錄當(dāng)前的邏輯位置。
所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于步進(jìn)電機(jī)運(yùn)動(dòng)控制器的運(yùn)行過(guò)程是 在狀態(tài)機(jī)的控制下進(jìn)行的，狀態(tài)機(jī)是整個(gè)系統(tǒng)的控制中心。
與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)是(1)采用了具有高速性能和內(nèi)部邏輯資 源豐富的現(xiàn)場(chǎng)可編程邏輯門陣列FPGA芯片，具有集成度高，電路結(jié)構(gòu)簡(jiǎn)單的特 點(diǎn)；(2)使用直接數(shù)字頻率合成DDS技術(shù)來(lái)控制脈沖頻率的輸出，工作穩(wěn)定可 靠，輸出脈沖頻率連續(xù)可調(diào)，分辨率極高；(3)本發(fā)明可用在步進(jìn)電機(jī)線性運(yùn)動(dòng) 控制場(chǎng)合以取代價(jià)格昂貴的運(yùn)動(dòng)控制芯片、運(yùn)動(dòng)控制卡；(4)價(jià)格低廉，操作簡(jiǎn) 單，經(jīng)濟(jì)實(shí)用；(5)本發(fā)明在一片F(xiàn)PGA中實(shí)現(xiàn)，體積小，可直接焊接在電路板 上，便于二次開發(fā)；(6)本發(fā)明是在FPGA中用verilogHDL語(yǔ)言編程實(shí)現(xiàn)硬件 的，可以很方便的在不同廠商，不同型號(hào)的FPGA芯片上移植。


圖1是三軸步進(jìn)電機(jī)控制器功能結(jié)構(gòu)框圖。 圖2是基于DDS技術(shù)的運(yùn)動(dòng)控制器框圖。圖3是步進(jìn)電機(jī)控制器狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換過(guò)程圖。 圖4是DDS的原理結(jié)構(gòu)圖。 圖5是加速模塊的原理結(jié)構(gòu)圖。 圖6是減速模塊的原理結(jié)構(gòu)圖。
具體實(shí)施例方式
下面將結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明。
本發(fā)明的功能結(jié)構(gòu)圖如圖1所示，微處理器接口包括存儲(chǔ)器和二級(jí)寄存器， 存儲(chǔ)器為12個(gè)16bit結(jié)構(gòu)，負(fù)責(zé)接收微處理器命令并發(fā)送給相應(yīng)的二級(jí)寄存器以 控制運(yùn)動(dòng)控制模塊；或者從相應(yīng)的二級(jí)寄存器中提取運(yùn)動(dòng)控制器當(dāng)前的運(yùn)行狀態(tài) 并發(fā)送給微處理器。二級(jí)寄存器包括X、 Y、 Z三軸的寄存器，下面以X軸為例 來(lái)說(shuō)明各個(gè)寄存器的用途。X軸初始速度寄存器用來(lái)設(shè)置加速曲線(梯形或S 形)的初始速度，連接到圖2的初始速度頻率字；X軸驅(qū)動(dòng)速度寄存器用來(lái)設(shè)置 加速曲線的高速運(yùn)行速度(驅(qū)動(dòng)速度)，連接到圖2的驅(qū)動(dòng)速度頻率字；X軸加 速度寄存器設(shè)置加速曲線的加速度，連接到圖2的頻率步進(jìn)字；X軸減速度寄存 器用于設(shè)置減速曲線的減速度，連接到圖2的頻率遞減字；X軸加/減速度變化
率寄存器，用于設(shè)置加速過(guò)程或減速過(guò)程的加速度或減速度的變化率，連接到圖
2的加速度變化率和減速度變化率端口； X軸運(yùn)行步長(zhǎng)寄存器用來(lái)控制定步長(zhǎng)驅(qū) 動(dòng)時(shí)的輸出脈沖數(shù)，連接到圖2的運(yùn)行步長(zhǎng)寄存器；X軸正向軟限位寄存器用來(lái)
設(shè)置正向的軟限位位置，連接到圖2的正向軟限位寄存器；X軸負(fù)向軟限位寄存 器用來(lái)設(shè)置負(fù)向的軟限位位置，連接到圖2的負(fù)向軟限位寄存器；X軸命令寄存
器用來(lái)寫配置命令。三個(gè)運(yùn)動(dòng)控制模塊分別控制X、 Y、 Z三軸步進(jìn)電機(jī)的運(yùn)動(dòng)， 每個(gè)運(yùn)動(dòng)控制模塊主要由DDS、狀態(tài)機(jī)、邏輯位置寄存器、軟限位模塊、運(yùn)行 步長(zhǎng)控制器、加速模塊、減速模塊、多路數(shù)據(jù)選擇器等模塊構(gòu)成。DDS負(fù)責(zé)輸 出脈沖頻率生成，加速模塊、減速模塊負(fù)貢梯形和S形加速、減速過(guò)程的實(shí)現(xiàn)， 邏輯位置寄存器負(fù)責(zé)記錄步進(jìn)電機(jī)當(dāng)前的邏輯位置，軟限位模塊設(shè)置正負(fù)兩個(gè)方 向的軟限位點(diǎn)，運(yùn)行步長(zhǎng)控制器控制兩個(gè)定步長(zhǎng)運(yùn)行方式的總步長(zhǎng)，狀態(tài)機(jī)負(fù)責(zé) 各個(gè)子模塊的協(xié)調(diào)工作。
圖2所示為基于DDS技術(shù)的運(yùn)動(dòng)控制器框圖。梯形/S形選擇信號(hào)用來(lái)控制 調(diào)速過(guò)程工作是工作在梯形還是S形過(guò)程，由狀態(tài)機(jī)產(chǎn)生。當(dāng)運(yùn)動(dòng)控制器停止工作時(shí)，狀態(tài)機(jī)控制多路數(shù)據(jù)選擇器選通空閑狀態(tài)寄存器；當(dāng)工作在低速時(shí)，狀態(tài) 機(jī)控制多路數(shù)據(jù)選擇器選通初始速度寄存器；當(dāng)工作在加速狀態(tài)時(shí)，狀態(tài)機(jī)控制 多路數(shù)據(jù)選擇器選通加速模塊；當(dāng)工作在減速狀態(tài)時(shí)，狀態(tài)機(jī)控制多路數(shù)據(jù)選擇 器選通減速模塊；當(dāng)工作在高速狀態(tài)時(shí)，狀態(tài)機(jī)控制多路數(shù)據(jù)選擇器選通驅(qū)動(dòng)速 度寄存器。在低速工作狀態(tài)中收到立即停止命令、減速停止命令、遇到軟限位或 限位開關(guān)則立即停止工作；在加速工作狀態(tài)中收到減速停止命令或遇到軟限位則 跳轉(zhuǎn)到異常減速狀態(tài)，將當(dāng)前速度作為減速點(diǎn)開始減速過(guò)程，當(dāng)收到立即停止命 令或遇到限位開關(guān)則立即停止工作；在減速工作狀態(tài)中收到立即停止命令或限位 開關(guān)則立即停止工作，收到減速停止命令或遇到軟限位不響應(yīng)；在高速工作狀態(tài) 中收到立即停止命令或遇到限位開關(guān)則立即停止，收到減速停止命令或遇到軟限 位則跳轉(zhuǎn)到減速狀態(tài)開始減速。如果是工作在定步長(zhǎng)運(yùn)動(dòng)方式下，在四種工作狀 態(tài)的每一種狀態(tài)下，只要總運(yùn)行脈沖數(shù)結(jié)束則無(wú)條件立即停止工作。
圖4為DDS的原理結(jié)構(gòu)圖。由圖可知DDS由相位累加器、加法器和ROM 表構(gòu)成。相位累加器是DDS的核心部件，在每一個(gè)時(shí)鐘上升沿，累加器將相位 增量值累加，累加結(jié)果送至加法器與相位調(diào)節(jié)字相加，加法器的輸出結(jié)果作為 ROM表的地址，以輸出所需波形的幅值。這樣，相位累加器在參考時(shí)鐘的作用 下，進(jìn)行線性相位累加，當(dāng)相位累加器累加滿量時(shí)就會(huì)產(chǎn)生一次溢出，完成一個(gè) 周期性的動(dòng)作，這個(gè)周期就是DDS合成信號(hào)的一個(gè)頻率周期，累加器的溢出頻 率就是DDS輸出的信號(hào)頻率。每次取數(shù)之前改變相位調(diào)節(jié)字就可以動(dòng)態(tài)調(diào)節(jié)相
位。由以上分析可知，對(duì)于計(jì)數(shù)容量為2^的相位累加器(N為相位累加器的位
數(shù)，本設(shè)計(jì)中取N二32)，由于頻率控制字FCW經(jīng)過(guò)^一次累加，相位累加器
FC『
滿量溢出，完成一個(gè)周期運(yùn)算，所以輸出頻率為/。=^^/￡, X為時(shí)鐘頻率，
理論上最小頻率分辨率A/ = +/e 。
圖5為步進(jìn)電機(jī)運(yùn)動(dòng)控制器加速模塊原理框圖。梯形/S形選擇信號(hào)由狀態(tài)機(jī) 輸出，由它來(lái)選擇加速過(guò)程是梯形或者S形，當(dāng)此信號(hào)為低電平時(shí)加速過(guò)程為梯 形，當(dāng)此信號(hào)為高電平時(shí)加速過(guò)程為S形。當(dāng)工作在梯形加速過(guò)程時(shí)，選擇器選 通頻率步進(jìn)字信號(hào)，步進(jìn)電機(jī)從初始速度開始加速，在加速過(guò)程的每一個(gè)計(jì)數(shù)溢出周期(圖5中的計(jì)數(shù)器溢出一次為一個(gè)計(jì)數(shù)溢出周期)，累加器將頻率步進(jìn)字 進(jìn)行累加，累加結(jié)果送入加法器與初始速度頻率字相加，加法器輸出結(jié)果分為兩 路， 一路作為DDS的頻率控制字，以控制輸出脈沖的頻率，另一路輸入到比較 器與驅(qū)動(dòng)速度頻率字進(jìn)行比較，當(dāng)加法器的輸出大于等于驅(qū)動(dòng)速度頻率字時(shí)，梯 形加速過(guò)程完成。
當(dāng)工作在S形加速過(guò)程時(shí)，選擇器選通加速度變化率累加器這路信號(hào)，步進(jìn) 電機(jī)從初始速度開始加速，在每一個(gè)計(jì)數(shù)溢出周期，加速度變化率累加器累加一 次，加速度從O開始一直累加到設(shè)定的頻率步進(jìn)字，當(dāng)加速度到達(dá)設(shè)定的頻率步 進(jìn)字時(shí)，記下當(dāng)前速度與初始速度的差值，用轉(zhuǎn)折速度表示；然后進(jìn)行勻加速運(yùn) 行(加速度不變)，當(dāng)驅(qū)動(dòng)速度與當(dāng)前速度的差值等于轉(zhuǎn)折速度時(shí)，加速度從頻 率步進(jìn)字開始遞減，遞減到O時(shí)開始以驅(qū)動(dòng)速度運(yùn)行。
圖6是減速模塊的原理結(jié)構(gòu)圖，其工作原理與加速模塊類似，只是將加法器 換成了減法器。
權(quán)利要求
1、一種基于DDS技術(shù)的步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于是在FPGA芯片中，建立微處理器接口和X、Y、軸的初始速度寄存器、驅(qū)動(dòng)速度寄存器、加速度寄存器、減速度寄存器、加/減速度變化率寄存器、運(yùn)行步長(zhǎng)寄存器、正向軟限位寄存器、負(fù)向軟限位寄存器、命令字寄存器，以及X、Y、Z軸運(yùn)動(dòng)控制模塊；X、Y、Z軸的各寄存器分別與X、Y、Z軸運(yùn)動(dòng)控制模塊建立通訊連接，微處理器接口由存儲(chǔ)器和二級(jí)寄存器構(gòu)成，存儲(chǔ)器為12個(gè)16bit結(jié)構(gòu)，負(fù)責(zé)接收外部處理器的命令并轉(zhuǎn)發(fā)給相應(yīng)的寄存器以控制X、Y、Z軸運(yùn)動(dòng)控制模塊，或者從相應(yīng)的寄存器中提取X、Y、Z軸運(yùn)動(dòng)控制模塊的當(dāng)前運(yùn)行狀態(tài)并發(fā)送給外部處理器；X、Y、Z軸運(yùn)動(dòng)控制模塊分別控制X、Y、Z三軸步進(jìn)電機(jī)；X、Y、Z軸運(yùn)動(dòng)控制模塊由建立于FPGA中的直接數(shù)字頻率合成器、狀態(tài)機(jī)、邏輯位置計(jì)數(shù)器、軟限位模塊、運(yùn)行步長(zhǎng)控制器、加速模塊、減速模塊、多路數(shù)據(jù)選擇器、限位開關(guān)模塊等模塊構(gòu)成，狀態(tài)機(jī)負(fù)責(zé)其相互之間的控制工作。
2、 根據(jù)權(quán)利要求1所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于采用直接數(shù)字 頻率合成DDS技術(shù)來(lái)實(shí)現(xiàn)輸出脈沖控制器，輸出脈沖頻率連續(xù)可調(diào)，分辨率極 高。在此基礎(chǔ)上增加了加速模塊和減速模塊來(lái)實(shí)現(xiàn)梯形和S形加速。
3、 根據(jù)權(quán)利要求1所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于有正向定步長(zhǎng) 運(yùn)行、負(fù)向定步長(zhǎng)運(yùn)行、正向持續(xù)運(yùn)行、負(fù)向持續(xù)運(yùn)行、歸零五種運(yùn)動(dòng)方式。
4、 根據(jù)權(quán)利要求1所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于設(shè)計(jì)了軟限位模塊，可通過(guò)微處理器設(shè)置運(yùn)動(dòng)控制器內(nèi)部軟限位寄存器來(lái)實(shí)現(xiàn)軟件限位的功 能，并留有外部限位開關(guān)要求。
5、 根據(jù)權(quán)利要求1所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于內(nèi)部設(shè)計(jì)了邏輯位置寄存器，可根據(jù)電機(jī)的運(yùn)行狀況自動(dòng)記錄當(dāng)前的邏輯位置。
6、 根據(jù)權(quán)利要求1所述步進(jìn)電機(jī)運(yùn)動(dòng)控制器，其特征在于步進(jìn)電機(jī)運(yùn)動(dòng)控制器的運(yùn)行過(guò)程是在狀態(tài)機(jī)的控制下進(jìn)行的，'狀態(tài)機(jī)是整個(gè)系統(tǒng)的控制中心。
全文摘要
本發(fā)明是一種基于DDS技術(shù)的步進(jìn)電機(jī)運(yùn)動(dòng)控制器，是在FPGA芯片中，建立微處理器接口和X、Y、軸的初始速度寄存器、驅(qū)動(dòng)速度寄存器、加速度寄存器、減速度寄存器、加/減速度變化率寄存器、運(yùn)行步長(zhǎng)寄存器、正向軟限位寄存器、負(fù)向軟限位寄存器、命令字寄存器，以及X、Y、Z軸運(yùn)動(dòng)控制模塊。運(yùn)動(dòng)控制模塊分別控制X、Y、Z三軸的步進(jìn)電機(jī)，它主要由DDS、狀態(tài)機(jī)、邏輯位置寄存器、軟限位模塊、運(yùn)行步長(zhǎng)控制器、加速模塊、減速模塊、多路數(shù)據(jù)選擇器等模塊構(gòu)成。本發(fā)明將直接數(shù)字頻率合成(DDS)技術(shù)應(yīng)用于運(yùn)動(dòng)控制器中，實(shí)現(xiàn)了三軸步進(jìn)電機(jī)的T型調(diào)速和S型調(diào)速控制，可實(shí)現(xiàn)步進(jìn)電機(jī)的勻速、加速、減速運(yùn)行，運(yùn)行速度、加速度及減速度可通過(guò)微處理器來(lái)設(shè)置。
文檔編號(hào)H02P21/00GK101299589SQ20081002047
公開日2008年11月5日 申請(qǐng)日期2008年3月5日 優(yōu)先權(quán)日2008年3月5日
發(fā)明者茍成全, 黃福光 申請(qǐng)人:芯碩半導(dǎo)體(中國(guó))有限公司