一種半導體芯片集成元件的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及半導體芯片集成元件領(lǐng)域，具體為一種半導體芯片集成元件。
【背景技術(shù)】
[0002]晶閘管電涌抑制器(Thyristor Surge Suppressor，TSS)，又稱為固體放電管或者半導體放電管，是通信領(lǐng)域中防雷擊器件的尖端產(chǎn)品，當外加雷電感應電壓上升到其擊穿電壓時，半導體放電管呈雪崩三極管的曲線動作，可以流過很大的浪涌電流或脈沖電流，其擊穿電壓的范圍為過壓保護范圍。
[0003]在本技術(shù)領(lǐng)域中構(gòu)成半導體放電管的芯片根據(jù)物理特性分為三種結(jié)構(gòu)，分別是圖1示出的內(nèi)溝槽芯片，圖2示出的外溝槽芯片和圖3示出的平面芯片，其中TI和T2為金屬電極。現(xiàn)有的半導體放電管的封裝結(jié)構(gòu)一般為貼片封裝，即通過兩個引線結(jié)構(gòu)分別引出芯片中的2個電極，以將芯片的電極部位連接至外部電路，與電極連接的結(jié)構(gòu)為引線結(jié)構(gòu)的芯片托盤，由于半導體放電管的芯片體積很小，芯片托盤與芯片電極在焊接時很容易出現(xiàn)移動錯位連接，導致芯片的電極沒有被引出，或者焊接時多余焊料溢流，焊料堆積導致芯片的非電極部位與焊料連接，非電極部位被錯誤引出，進而影響到芯片的物理特性，進一步影響到半導體放電管的過壓保護性能。因此，一般在芯片托盤的中央進行打滾花工藝以實現(xiàn)網(wǎng)格狀結(jié)構(gòu)，具體結(jié)構(gòu)可參照圖4所示的現(xiàn)有的芯片托盤的網(wǎng)格狀結(jié)構(gòu)，采用此結(jié)構(gòu)后的平面芯片的封裝錯位連接現(xiàn)象稍有改善，錯位連接出現(xiàn)的頻率還是很高，封裝效率還是很低，且三種芯片的焊料溢出現(xiàn)象仍然很明顯。而且設置有網(wǎng)格的引線結(jié)構(gòu)僅能封裝一個外溝槽芯片或者一個內(nèi)溝槽芯片，或者僅能封裝一個平面芯片，若多封裝一個及多個平面芯片時，焊料很容易溢出且芯片容易錯位，則很容易導致芯片上不應連接至外部電路的部位會被錯誤引出，且會發(fā)生焊料溢流，嚴重影響或者損壞芯片的物理特性，導致半導體放電管的過壓保護機制失效，不能實現(xiàn)過壓保護功能。
【實用新型內(nèi)容】
[0004]本實用新型實施例提供了一種半導體芯片集成元件，解決了現(xiàn)有的半導體芯片集成元件封裝半導體芯片時的錯位連接、焊料溢流現(xiàn)象嚴重，異常封裝結(jié)構(gòu)多致使產(chǎn)品合格率低的問題。
[0005]第一方面，本申請實施例提供一種半導體芯片集成元件，所述半導體芯片集成元件由上而下包括第一引線結(jié)構(gòu)、第二引線結(jié)構(gòu)和層疊在所述第一引線結(jié)構(gòu)和所述第二引線結(jié)構(gòu)之間的N個第三引線結(jié)構(gòu)，所述N為大于或者等于O的整數(shù)；所述第一引線結(jié)構(gòu)、所述第二引線結(jié)構(gòu)和每一個所述第三引線結(jié)構(gòu)分別包括一導電引腳和連接至所述導電引腳的首端的一芯片托盤，以及，所述半導體芯片集成元件還包括N+1個半導體芯片，每一個所述半導體芯片包括設置在所述每一個所述半導體芯片的上表面的電極和設置在所述每一個所述半導體芯片的下表面的電極；所有引線結(jié)構(gòu)中的每相鄰的兩個引線結(jié)構(gòu)的芯片托盤之間連接一個所述半導體芯片，所述每相鄰的兩個引線結(jié)構(gòu)中的位于上層的引線結(jié)構(gòu)的芯片托盤連接至所述半導體芯片的上表面的電極，所述每相鄰的兩個引線結(jié)構(gòu)中的位于下層的引線結(jié)構(gòu)的芯片托盤連接至所述半導體芯片的下表面的電極，所述第一引線結(jié)構(gòu)、所述第二引線結(jié)構(gòu)以及所述每一個第三引線結(jié)構(gòu)的導電引腳的末端彎折延伸至與所述第二引線結(jié)構(gòu)連接的所述半導體芯片的下方。
[0006]結(jié)合第一方面，在第一種可能的實現(xiàn)方式中，所述第一引線結(jié)構(gòu)的芯片托盤包括設置在所述第一引線結(jié)構(gòu)的芯片托盤的下表面的第一凸臺，用于匹配連接至與所述第一引線結(jié)構(gòu)的芯片托盤連接的所述半導體芯片的上表面的電極。
[0007]結(jié)合第一方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式中，所述第二引線結(jié)構(gòu)的芯片托盤包括設置在所述第二引線結(jié)構(gòu)的芯片托盤的上表面的第二凸臺，用于匹配連接至與所述第二引線結(jié)構(gòu)的芯片托盤連接的所述半導體芯片的下表面的電極。
[0008]結(jié)合第一方面的第二種可能的實現(xiàn)方式，在第三種可能的實現(xiàn)方式中，所述每一個所述第三引線結(jié)構(gòu)包括設置在所述每一個所述第三引線結(jié)構(gòu)的上表面的第三凸臺，用于匹配連接至與所述每一個所述第三引線結(jié)構(gòu)的芯片托盤的上表面連接的所述半導體芯片的下表面的電極；
[0009]所述每一個所述第三引線結(jié)構(gòu)還包括設置在所述每一個所述第三引線結(jié)構(gòu)的下表面的第四凸臺，用于匹配連接至與所述每一個所述第三引線結(jié)構(gòu)的芯片托盤的下表面連接的所述半導體芯片的上表面的電極。
[0010]結(jié)合第一方面的第三種可能的實現(xiàn)方式，在第四種可能的實現(xiàn)方式中，所述第一凸臺、所述第二凸臺、所述第三凸臺和所述第四凸臺的橫截面形狀為:方形或者圓形或者菱形或者梯形。
[0011]結(jié)合第一方面的第四種可能的實現(xiàn)方式，在第五種可能的實現(xiàn)方式中，所述第一凸臺為沖壓或者腐蝕粘接而成的所述第一凸臺；或者，
[0012]所述第二凸臺為沖壓或者腐蝕或者粘接而成的所述第二凸臺；或者，
[0013]所述第三凸臺和所述第四凸臺為沖壓或者腐蝕粘接而成的所述第三凸臺或者所述第四凸臺。
[0014]結(jié)合第一方面的第五種可能的實現(xiàn)方式，在第六種可能的實現(xiàn)方式中，所述半導體芯片集成元件還包括:
[0015]所述第一引線結(jié)構(gòu)、所述第二引線結(jié)構(gòu)以及所述每一個第三引線結(jié)構(gòu)的所述導電引腳的末端水平向外或者向內(nèi)彎折，并水平延伸形成的多個貼片連接端子。
[0016]結(jié)合第一方面，在第七種可能的實現(xiàn)方式中，所述每相鄰的兩個引線結(jié)構(gòu)的芯片托盤之間設置的一個所述半導體芯片可以替換成一個半導體芯片模塊，所述半導體芯片模塊包括疊層串聯(lián)在一起的至少一個半導體芯片。
[0017]結(jié)合第一方面的第七種可能的實現(xiàn)方式，在第八種可能的實現(xiàn)方式中，所述至少一個半導體芯片為:瞬態(tài)抑制二極管或者晶閘管浪涌抑制器或者靜電保護芯片，以及所述半導體芯片集成元件還包括封裝殼體，用于封裝所述半導體芯片集成元件的除所述多個貼片連接端子以外的組成部分。
[0018]結(jié)合第一方面或者第一方面的第一種或者第二種或者第七種或者第八種可能的實現(xiàn)方式，在第九種可能的實現(xiàn)方式中，
[0019]所述每一個第三引線結(jié)構(gòu)的所述芯片托盤的上表面的四周分別設置有第一凹槽，所述每一個第三引線結(jié)構(gòu)的所有第一凹槽圍成的區(qū)域匹配連接至與所述每一個所述第三引線結(jié)構(gòu)的芯片托盤的上表面連接的所述半導體芯片的下表面的電極；以及所述每一個第三引線結(jié)構(gòu)的所述芯片托盤的下表面的四周分別設置有第二凹槽，所述每一個第三引線結(jié)構(gòu)的所有第二凹槽圍成的區(qū)域匹配連接至與所述每一個所述第三引線結(jié)構(gòu)的芯片托盤的下表面連接的所述半導體芯片的上表面的電極。
[0020]本實用新型實施例提供的半導體芯片集成元件中，所述半導體芯片集成元件由上而下包括第一引線結(jié)構(gòu)、第二引線結(jié)構(gòu)和層疊在所述第一引線結(jié)構(gòu)和所述第二引線結(jié)構(gòu)之間的N個第三引線結(jié)構(gòu)，所述N為大于或者等于O的整數(shù)；所述第一引線結(jié)構(gòu)、所述第二引線結(jié)構(gòu)和每一個所述第三引線結(jié)構(gòu)分別包括一導電引腳和連接至所述導電引腳的首端的一芯片托盤，以及，所述半導體芯片集成元