制備esd器件的方法、esd器件的制作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種制備ESD器件的方法、ESD器件，基于傳統(tǒng)制備MOS器件(如PMOS或NMOS器件)的基礎(chǔ)上，通過(guò)采用ESD離子注入掩膜版，以打開(kāi)位于源/漏區(qū)上方的介質(zhì)層，并利用濕法刻蝕工藝于硅襯底中形成上寬下窄的V型溝槽，繼續(xù)于該V型溝槽中生長(zhǎng)離子摻雜濃度不同的兩個(gè)外延層，以在源/漏區(qū)形成三角形的外延應(yīng)力層(即底部外延層)，進(jìn)而在不進(jìn)行ESD離子注入工藝的前提下，實(shí)現(xiàn)增強(qiáng)溝道表面應(yīng)力及優(yōu)化ESD觸發(fā)電壓的目的，在有效改善器件SEC的同時(shí)，還能大大提高ESD器件的性能。
【專利說(shuō)明】
制備ESD器件的方法、ESD器件
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種制備ESD器件的方法、ESD器件。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的不斷發(fā)展，MOSFET的尺寸正在大幅度的縮減，但由于柵氧化層厚度和電源電壓的限制，使得難以有效的抑制器件的短溝道效應(yīng)(short-channel effect，簡(jiǎn)稱SCE)。
[0003]目前，一般是采用超淺結(jié)工藝(Ultra-shallow junct1ns，簡(jiǎn)稱USJ)來(lái)改善ESD(Electro-Static discharge，靜電釋放)器件的SCE，但其會(huì)明顯的增大器件的漏結(jié)電容(drain junct1n capacitance)和漏電流(junct1n leakage)，尤其是在米用兩步 S/D注入工藝制備的NMOS器件(NM0S with two-step S/D implantat1n)中，由于電源電壓(supply voltage)較高，使得漏極端離子注入?yún)^(qū)或暈環(huán)離子注入?yún)^(qū)(如采用重?fù)诫s工藝(heavily-doped halo)進(jìn)行離子注入等)交界處(drain/halo junct1n)具有高電場(chǎng)區(qū)(high electric field)，進(jìn)而降低了半導(dǎo)體器件的性能。
[0004]另外，當(dāng)前HKMG工藝中均是在輕摻雜工藝(LDD)和隔離工藝之后，采用SiGe進(jìn)行高K金屬柵極的制備工藝，但采用上述工藝步驟制備的器件在進(jìn)行晶圓測(cè)試(WaferAcceptance Test，簡(jiǎn)稱WAT)時(shí)，會(huì)出現(xiàn)嚴(yán)重的漏感應(yīng)勢(shì)皇降低效應(yīng)(Drain induct1nbarrier lower，簡(jiǎn)稱DIBL)和漏電流，并很難通過(guò)調(diào)節(jié)LDD(Low doped drain)及口袋注入(Pocket implantat1n，簡(jiǎn)稱PKT)工藝中能量、劑量、離子注入傾斜角度等參數(shù)或是使用雙PKT工藝等方式來(lái)改善上述器件的DIBL和漏電流。

【發(fā)明內(nèi)容】

[0005]針對(duì)上述技術(shù)問(wèn)題，通過(guò)利用工業(yè)計(jì)算機(jī)輔助設(shè)計(jì)(Technology Computer AidedDesign，簡(jiǎn)稱TCAD)進(jìn)行模擬分析后發(fā)現(xiàn)，造成上述器件嚴(yán)重的SCE主要是因?yàn)樵谶M(jìn)行PKT (即halo implantat1n)注入時(shí)擴(kuò)散至外延層(如SiGe)溝槽的離子，或采用高濃度硼離子原位外延工藝制備外延層時(shí)離子擴(kuò)散等造成的，故本申請(qǐng)?zhí)峁┝艘环N制備ESD器件的方法，所述方法包括:
[0006]提供一設(shè)置有阱區(qū)的硅襯底，并于所述阱區(qū)之上制備介質(zhì)層；
[0007]采用ESD離子注入掩膜版，刻蝕所述介質(zhì)層至所述阱區(qū)的上表面，以形成互連孔；
[0008]刻蝕所述互連孔所暴露的所述阱區(qū)，并停止在所述硅襯底中，以形成位于所述互連孔下方的V型溝槽；
[0009]于所述V型溝槽中制備具有第一摻雜濃度的底部外延層后，繼續(xù)制備具有第二摻雜濃度的頂部外延層，以充滿所述V型溝槽；
[0010]其中，所述第二摻雜濃度大于所述第一摻雜濃度。
[0011]上述的制備ESD器件的方法，其中，所述硅襯底的上表面還覆蓋有柵極堆疊結(jié)構(gòu)；所述柵極堆疊結(jié)構(gòu)嵌入設(shè)置于所述介質(zhì)層中。
[0012]上述的制備ESD器件的方法，其中，所述介質(zhì)層的材質(zhì)為氮化硅。
[0013]上述的制備ESD器件的方法，其中，所述硅襯底的上表面的晶面為(100)，所述V型溝槽的側(cè)壁的晶面為(110)或(111)。
[0014]上述的制備ESD器件的方法，其中，所述V型溝槽的深度為30?lOOnm。
[0015]上述的制備ESD器件的方法，其中，所述ESD器件為NMOS類型的ESD器件或PMOS類型的ESD器件。
[0016]上述的制備ESD器件的方法，其中，所述方法還包括:
[0017]所述ESD器件為NMOS類型的ESD器件時(shí)，所述底部外延層和所述頂部外延層的材質(zhì)均為碳化娃；
[0018]所述ESD器件為PMOS類型的ESD器件時(shí)，所述底部外延層和所述頂部外延層的材質(zhì)均為含碳的鍺化硅。
[0019]上述的制備ESD器件的方法，其中，所述方法還包括:
[0020]采用源/漏輕摻雜工藝形成所述底部外延層中摻雜離子的所述第一摻雜濃度；
[0021]采用源/漏重?fù)诫s工藝形成所述頂部外延層中摻雜離子的所述第二摻雜濃度。
[0022]上述的制備ESD器件的方法，其中，所述底部外延層和所述頂部外延層中摻雜的離子為硼離子或氟化硼離子。
[0023]上述的制備ESD器件的方法，其中，所述方法還包括:
[0024]采用HF、HBr或CH3COOH刻蝕溶液刻蝕所述硅襯底，以形成所述V形溝槽。
[0025]上述的制備ESD器件的方法，所述方法還包括:
[0026]依次進(jìn)行的輕摻雜工藝和口袋注入工藝；
[0027]其中，在制備所述底部外延層之前進(jìn)行所述口袋注入工藝，或者在形成所述頂部外延層之后進(jìn)行所述輕摻雜工藝。
[0028]上述的制備ESD器件的方法，所述方法還包括:
[0029]所述輕摻雜工藝的離子注入劑量為5el8/cm2?le20/cm3。
[0030]本申請(qǐng)還記載了一種ESD器件，可采用上述任意一項(xiàng)所述的制備ESD器件的方法制備所述ESD器件，所述ESD器件包括:
[0031]硅襯底，所述硅襯底中形成有阱區(qū)；
[0032]柵堆疊結(jié)構(gòu)，覆蓋部分所述娃襯底的上表面；
[0033]V型外延層，嵌入設(shè)置于所述阱區(qū)中，所述介質(zhì)層覆蓋所述V型外延層的上表面；
[0034]其中，所述V型外延層包括具有第一摻雜濃度的底部外延層和具有第二摻雜濃度的頂部外延層，且所述第一摻雜濃度小于所述第二摻雜濃度。
[0035]綜上所述，由于采用了上述技術(shù)方案，本專利申請(qǐng)記載了一種制備ESD器件的方法、ESD器件，基于傳統(tǒng)制備MOS器件(如PMOS或NMOS器件)的基礎(chǔ)上，通過(guò)采用ESD離子注入掩膜版，以打開(kāi)位于阱區(qū)上方的介質(zhì)層，并利用濕法刻蝕工藝于硅襯底中形成上寬下窄的V型溝槽，繼續(xù)于該V型溝槽中生長(zhǎng)離子摻雜濃度不同的兩個(gè)外延層，以在阱區(qū)形成三角形(Triangle-shape)的外延應(yīng)力層(即底部外延層)，進(jìn)而在不進(jìn)行ESD離子注入工藝的前提下，實(shí)現(xiàn)增強(qiáng)溝道表面應(yīng)力及優(yōu)化ESD觸發(fā)電壓的目的，在有效改善器件SEC的同時(shí)，還能大大提高ESD器件的性能。
【附圖說(shuō)明】
[0036]圖1?5是本申請(qǐng)實(shí)施例一中制備ESD器件的方法的流程結(jié)構(gòu)示意圖；
[0037]圖6是本申請(qǐng)實(shí)施例二中ESD器件的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0038]本申請(qǐng)一種制備ESD器件的方法及ESD器件，可應(yīng)用于基于傳統(tǒng)制備MOS器件(如PMOS器件、NMOS器件等)的工藝的基礎(chǔ)上，進(jìn)行ESD器件的制備。
[0039]下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步的說(shuō)明:
[0040]實(shí)施例一
[0041]圖1?5是本申請(qǐng)實(shí)施例一中制備ESD器件的方法的流程結(jié)構(gòu)示意圖；如圖1?5所示，本實(shí)施例是基于傳統(tǒng)制備MOS器件的基礎(chǔ)上進(jìn)行ESD器件的制備工藝，具體的:
[0042]如圖1所示，提供一制備有阱區(qū)的硅襯底11，并于該硅襯底11之上制備柵極堆疊結(jié)構(gòu)13(gate stack after well);該柵極堆疊結(jié)構(gòu)13可以為基于傳統(tǒng)MOS器件制備工藝制備的高k金屬柵極結(jié)構(gòu)(HKMG)，其包括柵氧化層131、金屬柵極132、低電阻層133及側(cè)墻134，且柵氧化層131覆蓋硅襯底11的部分上表面，金屬柵極132覆蓋柵氧化層131的上表面，低電阻層133覆蓋金屬柵極132的上表面，側(cè)墻134位于上述硅襯底11的上表面且覆蓋上述的柵氧化層131、金屬柵極132及低電阻層133的側(cè)壁。
[0043]進(jìn)一步的，如圖1所示，在硅襯底11進(jìn)行柵極堆疊結(jié)構(gòu)13的制備工藝后，還可采用5el8/cm2?le20/cm3離子注入劑量，對(duì)硅襯底11的阱區(qū)進(jìn)行輕摻雜工藝(LDD)，并繼續(xù)口袋注入工藝(PKT或halo implantat1n),以于娃襯底11的頂部區(qū)域中，形成延伸至側(cè)墻134下方及部分柵氧化層131下方的輕摻雜區(qū)112 ;并繼續(xù)采用源/漏摻雜工藝，在硅襯底11臨近上述柵極堆疊結(jié)構(gòu)13的區(qū)域中形成源/漏區(qū)111 (即重?fù)诫s區(qū))及源/漏區(qū)111之間的溝道區(qū)(圖中未標(biāo)示)，并于源/漏區(qū)111之上形成材質(zhì)可為氮化硅(SiN)的介質(zhì)層12，以使得上述的柵極堆疊結(jié)構(gòu)13嵌入設(shè)置于該介質(zhì)層12中(其中，上述依次進(jìn)行上述的輕摻雜工藝、口袋注入工藝及源/摻雜工藝，也可在后續(xù)制備外延層工藝步驟之后進(jìn)行，本領(lǐng)域技術(shù)人員可參考本實(shí)施例的基礎(chǔ)上，進(jìn)行適應(yīng)性的調(diào)整即可實(shí)現(xiàn)本發(fā)明的目的)。
[0044]如圖2所示，基于圖1所示結(jié)構(gòu)的基礎(chǔ)上，利用ESD離子注入掩膜版，采用諸如干法刻蝕工藝刻蝕上述的介質(zhì)層12，并停止在源/漏區(qū)111的上表面，以在位于柵堆疊結(jié)構(gòu)13兩側(cè)的介質(zhì)層12中形成互連孔14 ;繼續(xù)采用諸如濕法刻蝕工藝等，刻蝕互連孔14所暴露的源/漏區(qū)111，并停止在硅襯底11中，以形成位于上述互孔13下方的V型溝槽15，即如圖3所示的結(jié)構(gòu)。由于各種晶面上原子排列密度不同會(huì)導(dǎo)致硅單晶各向異性，突出地表現(xiàn)為刻蝕速率不同，而(100)晶面的刻蝕速率會(huì)比(111)晶面的腐蝕速率約大30倍，所以在硅(100)晶面上腐蝕時(shí)，會(huì)沿(111)晶面形成V型溝槽；即由于硅襯底11的上表面(互連孔14所暴露的表面)晶面為(100)，所以進(jìn)行刻蝕工藝后，會(huì)在該硅襯底11中形成上寬下窄的V型溝槽，且該V型溝槽的側(cè)壁晶面為(111)或(110)。
[0045]優(yōu)選的，可采用HF、HBr或CH3COOH等刻蝕溶液進(jìn)行上述的濕法刻蝕工藝，而形成的V型溝槽15的深度為30nm?lOOnm。
[0046]如圖4示，基于上述圖3所示結(jié)構(gòu)的基礎(chǔ)上，通過(guò)互連孔14向V型溝槽15中注入外延氣體，以在V型溝槽15中形成具有第一摻雜濃度的底部外延層16，以部分填充該V型溝槽15 ;繼續(xù)通過(guò)互連孔14向V型溝槽15中注入外延氣體，以在V型溝槽15剩余的區(qū)域中形成具有第二摻雜濃度的頂部外延層17，該頂部外延層17與上述的底部外延層16將V型溝槽15充滿，即形成如圖5所示的結(jié)構(gòu)；如圖5所示，上述的底部外延層16與頂部外延層17共同于娃襯底11中形成三角形的外延層，該外延層的材質(zhì)可為SiC或e-SiGe(即當(dāng)制備的ESD器件為NMOS類型的ESD器件時(shí)，底部外延層16和頂部外延層17的材質(zhì)均為碳化硅(SiC);而當(dāng)制備的ESD器件為PMOS類型的ESD器件時(shí)，底部外延層16和頂部外延層17的材質(zhì)可均為含碳的鍺化硅(SiGe))。
[0047]其中，上述的第二摻雜濃度大于第一摻雜濃度，即底部外延層16相對(duì)于頂部外延層17為輕摻雜區(qū)，而頂部外延層17的離子摻雜濃度可與源/漏區(qū)11的離子摻雜濃度相同或近似，以使得其相對(duì)于底部外延層16均為重?fù)诫s區(qū)。
[0048]優(yōu)選的，可采用形成ESD器件源/漏區(qū)相同類型的注入離子制備上述的底部外延層16和頂部外延層17，即可采用源/漏輕摻雜工藝形成底部外延層16中摻雜離子的第一摻雜濃度(substrate SD lower doping EPI)，并采用源/漏重?fù)诫s工藝形成頂部外延層17中摻雜離子的第二摻雜濃度(SD high doping epi for contact Rs);例如，當(dāng)制備的ESD器件為NMOS類型的ESD器件時(shí)，外延碳化硅(SiC)外延層，此時(shí)在需要摻雜如磷離子等；而當(dāng)制備的ESD器件為PMOS類型的ESD器件時(shí)，則外延含碳的鍺化硅(SiGe)外延層，此時(shí)則摻雜如硼離子或氟化硼離子等。
[0049]本實(shí)施例一中，由于制備的ESD器件中形成三角形的外延層，且該外延層包括位于底部的輕摻雜區(qū)(上寬下窄的三角形)和頂部的重?fù)诫s區(qū)(上寬下窄的倒梯形)，進(jìn)而能夠有效的增強(qiáng)溝道表面應(yīng)力(enhance stronger channel surface stress)，優(yōu)化ESD器件的觸發(fā)電壓(optimized ESD trigger voltage)，有效的改善ESD器件的DIBL及漏電流等性能。
[0050]實(shí)施例二
[0051]圖6是本申請(qǐng)實(shí)施例二中ESD器件的結(jié)構(gòu)示意圖；可基于上述實(shí)施例一制備ESD器件的方法的基礎(chǔ)上，形成本實(shí)施例中的ESD器件，具體的:
[0052]如圖2所示，在形成有源/漏區(qū)211的硅襯底21上，設(shè)置有柵極堆疊結(jié)構(gòu)22，該柵極堆疊結(jié)構(gòu)22可以為基于傳統(tǒng)MOS器件制備工藝制備的高k金屬柵極結(jié)構(gòu)(HKMG)，其具體包括柵氧化層221、金屬柵極222、低電阻層223及側(cè)墻224，且柵氧化層221覆蓋硅襯底21的部分上表面，金屬柵極222覆蓋柵氧化層221的上表面，低電阻層223覆蓋金屬柵極222的上表面，側(cè)墻224位于上述硅襯底21的上表面且覆蓋上述的柵氧化層221、金屬柵極222及低電阻層223的側(cè)壁，且在位于硅襯底21的頂部區(qū)域中，還形成有延伸至側(cè)墻224下方及部分柵氧化層221下方的輕摻雜區(qū)212。
[0053]進(jìn)一步的，在柵極堆疊結(jié)構(gòu)22兩側(cè)的源/漏區(qū)211中，還形成有上寬下窄的三角形的外延層23，該外延層23的材質(zhì)可為SiC或SiGe (當(dāng)該ESD器件為NMOS類型時(shí)，該外延層23的材質(zhì)為SiC，而當(dāng)該ESD器件為PMOS類型時(shí)，該外延層23的材質(zhì)可為含碳的SiGe);該外延層23包括均注入有離子的底部外延層231和頂部外延層232，且底部外延層231的離子注入濃度小于頂部外延層232的離子注入濃度(即頂部外延層231相對(duì)于頂部外延層232則為輕摻雜區(qū)，相應(yīng)的，頂部外延層232相對(duì)于頂部外延層231則為重?fù)诫s區(qū)，且頂部外延層231的離子摻雜濃度與源/漏區(qū)211的離子摻雜濃度相近或相同)。
[0054]優(yōu)選的，上述底部外延層231和頂部外延層232注入離子的類型均與形成ESD器件的源/漏摻雜工藝采用的離子類型相同，例如當(dāng)制備的ESD器件為NMOS類型的ESD器件時(shí)，需外延碳化硅(SiC)外延層，此時(shí)則對(duì)外延層23摻雜如磷離子等；而當(dāng)制備的ESD器件為PMOS類型的ESD器件時(shí)，則需外延含碳的鍺化硅(SiGe)外延層，此時(shí)則對(duì)外延層23摻雜如硼離子或氟化硼離子等。
[0055]綜上，由于采用了上述技術(shù)方案，本申請(qǐng)公開(kāi)的一種制備ESD器件的方法、ESD器件，可基于傳統(tǒng)制備MOS器件(如PMOS或NMOS器件)的基礎(chǔ)上，通過(guò)采用ESD離子注入掩膜版，以打開(kāi)位于阱區(qū)上方的介質(zhì)層，并利用濕法刻蝕工藝于硅襯底中形成上寬下窄的V型溝槽，繼續(xù)于該V型溝槽中生長(zhǎng)離子摻雜濃度不同的兩個(gè)外延層，以在阱區(qū)形成三角形的輕摻雜區(qū)(即底部外延層)，進(jìn)而在不進(jìn)行ESD離子注入工藝的前提下，實(shí)現(xiàn)增強(qiáng)溝道表面應(yīng)力及優(yōu)化ESD觸發(fā)電壓的目的，在有效改善器件SEC的同時(shí)，還能大大提高ESD器件的性能(相對(duì)于傳統(tǒng)U/sigma形狀的外延層，本申請(qǐng)中的技術(shù)方案可將器件性能提升13%以上)。
[0056]通過(guò)說(shuō)明和附圖，給出了【具體實(shí)施方式】的特定結(jié)構(gòu)的典型實(shí)施例，基于本發(fā)明精神，還可作其他的轉(zhuǎn)換。盡管上述發(fā)明提出了現(xiàn)有的較佳實(shí)施例，然而，這些內(nèi)容并不作為局限。
[0057]對(duì)于本領(lǐng)域的技術(shù)人員而言，閱讀上述說(shuō)明后，各中變化和修正無(wú)疑將顯而易見(jiàn)。因此，所附的權(quán)利要求書(shū)應(yīng)看作是涵蓋本發(fā)明的真實(shí)意圖和范圍的全部變化和修正。在權(quán)利要求書(shū)范圍內(nèi)任何和所有等價(jià)的范圍與內(nèi)容，都應(yīng)認(rèn)為仍屬本發(fā)明的意圖和范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種制備ESD器件的方法，其特征在于，所述方法包括: 提供一設(shè)置有阱區(qū)的硅襯底，并于所述阱區(qū)之上制備介質(zhì)層； 采用ESD離子注入掩膜版，刻蝕所述介質(zhì)層至所述阱區(qū)的上表面，以形成互連孔；刻蝕所述互連孔所暴露的所述阱區(qū)，并停止在所述硅襯底中，以形成位于所述互連孔下方的V型溝槽； 于所述V型溝槽中制備具有第一摻雜濃度的底部外延層后，繼續(xù)制備具有第二摻雜濃度的頂部外延層，以充滿所述V型溝槽； 其中，所述第二摻雜濃度大于所述第一摻雜濃度。2.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述硅襯底的上表面還覆蓋有柵極堆疊結(jié)構(gòu)；所述柵極堆疊結(jié)構(gòu)嵌入設(shè)置于所述介質(zhì)層中。3.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述介質(zhì)層的材質(zhì)為氮化娃。4.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述硅襯底的上表面的晶面為(100)，所述V型溝槽的側(cè)壁的晶面為(110)或(111)。5.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述V型溝槽的深度為30?10nm06.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述ESD器件為NMOS類型的ESD器件或PMOS類型的ESD器件。7.如權(quán)利要求6所述的制備ESD器件的方法，其特征在于，所述方法還包括: 所述ESD器件為NMOS類型的ESD器件時(shí)，所述底部外延層和所述頂部外延層的材質(zhì)均為碳化娃； 所述ESD器件為PMOS類型的ESD器件時(shí)，所述底部外延層和所述頂部外延層的材質(zhì)均為含碳的鍺化硅。8.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述方法還包括: 采用源/漏輕摻雜工藝形成所述底部外延層中摻雜離子的所述第一摻雜濃度； 采用源/漏重?fù)诫s工藝形成所述頂部外延層中摻雜離子的所述第二摻雜濃度。9.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述底部外延層和所述頂部外延層中摻雜的離子為硼離子或氟化硼離子。10.如權(quán)利要求1所述的制備ESD器件的方法，其特征在于，所述方法還包括: 采用HF、HBr或CH3COOH刻蝕溶液刻蝕所述硅襯底，以形成所述V形溝槽。11.如權(quán)利要求1所述的制備ESD器件的方法，所述方法還包括: 依次進(jìn)行的輕摻雜工藝和口袋注入工藝； 其中，在制備所述底部外延層之前進(jìn)行所述口袋注入工藝，或者在形成所述頂部外延層之后進(jìn)行所述輕摻雜工藝。12.如權(quán)利要求11所述的制備ESD器件的方法，所述方法還包括: 所述輕摻雜工藝的離子注入劑量為5el8/cm2?le20/cm3。13.一種ESD器件，其特征在于，采用如權(quán)利要求1?12中任意一項(xiàng)所述的制備ESD器件的方法制備所述ESD器件，所述ESD器件包括: 硅襯底，所述硅襯底中形成有阱區(qū)； 柵堆疊結(jié)構(gòu)，覆蓋部分所述硅襯底的上表面； V型外延層，嵌入設(shè)置于所述阱區(qū)中，所述介質(zhì)層覆蓋所述V型外延層的上表面； 其中，所述V型外延層包括具有第一摻雜濃度的底部外延層和具有第二摻雜濃度的頂部外延層，且所述第一摻雜濃度小于所述第二摻雜濃度。
【文檔編號(hào)】H01L21/265GK105990230SQ201510059306
【公開(kāi)日】2016年10月5日
【申請(qǐng)日】2015年2月4日
【發(fā)明人】趙猛
【申請(qǐng)人】中芯國(guó)際集成電路制造(上海)有限公司