半導(dǎo)體裝置的制造方法
【專利摘要】元件活性區(qū)(1)的漂移部是將第一n型區(qū)(12a)與第一p型區(qū)(12b)以重復(fù)節(jié)距(P1)交替重復(fù)地接合而成的第一個并列pn結(jié)構(gòu)(12)，且漂移部的周圍是包括第二個并列pn結(jié)構(gòu)(22)的元件周邊部(2)。在設(shè)置于半導(dǎo)體芯片的正面上的柵極焊墊(37)的正下方，p型阱區(qū)(13c)設(shè)置于芯片正面?zhèn)鹊谋砻鎸印型阱區(qū)(13c)的下方是接連第一個并列pn結(jié)構(gòu)(12)并且以比重復(fù)節(jié)距(P1)窄的重復(fù)節(jié)距(P3)將第三n?型區(qū)(32a)與第三p?型區(qū)(32b)交替重復(fù)地接合而成的第三個并列pn結(jié)構(gòu)(32)。在p型阱區(qū)(13c)與第三個并列pn結(jié)構(gòu)(32)之間設(shè)置有n??型表面區(qū)域(32c)，p型阱區(qū)(13c)與第三個并列pn結(jié)構(gòu)(32)分隔。
【專利說明】
半導(dǎo)體裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體裝置。
【背景技術(shù)】
[0002]通常，半導(dǎo)體元件(半導(dǎo)體裝置)被分類為在單面具有電極的橫向型半導(dǎo)體元件，和在雙面具有電極的縱向型半導(dǎo)體元件。對于縱向型半導(dǎo)體元件來說，在導(dǎo)通狀態(tài)時漂移電流流通的方向和在截止?fàn)顟B(tài)時由反向偏置電壓導(dǎo)致的耗盡層延伸的方向相同。
[0003]例如，在通常的平面柵結(jié)構(gòu)的η溝道型的縱向型MOSFET(絕緣柵型場效應(yīng)晶體管)中，高電阻的η—型漂移層的部分在導(dǎo)通狀態(tài)時，作為沿縱向(深度方向)流通漂移電流的區(qū)域而工作。因此，如果縮短該η—型漂移層的電流路徑，則漂移電阻降低，由此可獲得能夠使MOSFET的實際導(dǎo)通電阻降低的效果。
[0004]另一方面，高電阻的η—型漂移層的部分具有在截止?fàn)顟B(tài)時耗盡化而提高耐壓的功能。在縮短了 η—型漂移層的電流路徑的情況下，η—型漂移層的厚度變薄，由此從P型基區(qū)與η—型漂移層之間的pn結(jié)發(fā)展到η—型漂移層內(nèi)的漏區(qū)-基區(qū)間的耗盡層的擴展的寬度(耗盡層沿縱向延伸的長度)變窄，迅速達到硅的臨界電場強度，因此耐壓降低。相反地，在耐壓高的半導(dǎo)體元件中，由于η—型漂移層的厚度厚，因此通態(tài)電阻變大，損耗增加。如此，通態(tài)電阻與耐壓之間存在折衷關(guān)系。
[0005]已知該折衷關(guān)系在IGBT(絕緣柵型雙極晶體管)、雙極晶體管、二極管等半導(dǎo)體元件中也同樣成立。另外，該折衷關(guān)系在導(dǎo)通狀態(tài)時漂移電流流通的方向與截止?fàn)顟B(tài)時的由反向偏置電壓導(dǎo)致的耗盡層的延伸方向不同的橫向型半導(dǎo)體元件中也通用。
[0006]作為由上述的折衷關(guān)系造成的問題的解決方法，公知有將漂移層設(shè)置為并列pn結(jié)構(gòu)的半導(dǎo)體元件(以下，稱作超結(jié)半導(dǎo)體元件)，該并列pn結(jié)構(gòu)是使雜質(zhì)濃度提高了的η型漂移區(qū)與P型間隔區(qū)交替重復(fù)地接合而成的構(gòu)成(例如，參見下述專利文獻I?3)。在如此結(jié)構(gòu)的半導(dǎo)體元件中，即使并列pn結(jié)構(gòu)的雜質(zhì)濃度高，在截止?fàn)顟B(tài)時耗盡層從沿著并列pn結(jié)構(gòu)的縱向延伸的各pn結(jié)向橫向(η型漂移區(qū)與P型間隔區(qū)交替重復(fù)排列的方向)擴展，使整個漂移層耗盡，因此也能夠?qū)崿F(xiàn)高耐壓化。
[0007]另外，提出了在包圍元件活性部的并列pn結(jié)構(gòu)的外周的元件周邊部、元件活性部與元件周邊部之間的邊界附近配置的柵引出電極的正下方的部分，配置有與元件活性部的并列pn結(jié)構(gòu)相比節(jié)距更小的并列pn結(jié)構(gòu)的超結(jié)半導(dǎo)體元件(例如，參見下述專利文獻4?
6。)。另外，提出了將柵引出電極的正下方的部分設(shè)置為η—型區(qū)的超結(jié)半導(dǎo)體元件(例如，參見下述專利文獻7。)。在如此結(jié)構(gòu)的超結(jié)半導(dǎo)體元件中，能夠?qū)崿F(xiàn)元件周邊部比元件活性部的耐壓高的高耐壓化，雪崩耐量得到改善。
[0008]另外，在下述專利文獻6所示的超結(jié)半導(dǎo)體元件中，元件活性部的并列pn結(jié)構(gòu)的最外側(cè)的η型漂移區(qū)與其外側(cè)的P型間隔區(qū)的pn結(jié)連接到在柵引出電極的正下方的部分設(shè)置的P型講區(qū)。據(jù)此，難以產(chǎn)生動態(tài)雪崩擊穿(Dynamic Avalanche Breakdown)，因此能夠確保穩(wěn)定的耐壓。另外，能夠獲得元件活性部的并列pn結(jié)構(gòu)的最外側(cè)的P型間隔區(qū)與柵引出電極的正下方部分的并列pn結(jié)構(gòu)的最內(nèi)側(cè)的η型漂移區(qū)之間電荷平衡。
[0009]現(xiàn)有技術(shù)文獻
[0010]專利文獻
[0011]專利文獻1:美國專利第5216275號說明書
[0012]專利文獻2:美國專利第5438215號說明書
[0013]專利文獻3:日本特開平9-266311號公報
[0014]專利文獻4:日本特開2012-156333號公報
[0015]專利文獻5:日本特開2004-022716號公報
[0016]專利文獻6:日本特開2001-298191號公報
[0017]專利文獻7:日本特開2005-322700號公報

【發(fā)明內(nèi)容】

[0018]技術(shù)問題
[0019]然而，在上述專利文獻6中，超結(jié)半導(dǎo)體元件進行導(dǎo)通動作時，在元件活性部的并列pn結(jié)構(gòu)與柵引出電極的正下方部分的并列pn結(jié)構(gòu)之間的接合部中，不能將柵引出電極的正下方部分的并列pn結(jié)構(gòu)側(cè)完全作為電流路徑而使用，通態(tài)電阻上升。另外，由于電流路徑變窄，因此容易引起電流集中。因此，存在通態(tài)電阻與耐壓的折衷關(guān)系惡化的問題。
[0020]本發(fā)明的目的在于，為了解決因上述現(xiàn)有技術(shù)引起的問題，提供能夠改善通態(tài)電阻與耐壓的折衷關(guān)系的半導(dǎo)體裝置。
[0021]技術(shù)方案
[0022]為了解決上述問題，達成本發(fā)明的目的，本發(fā)明的半導(dǎo)體裝置具有以下特征。在基板的第一主面?zhèn)?，設(shè)置有主動或被動地流通電流的活性部。設(shè)置有導(dǎo)電連接到上述活性部的第一電極。在上述基板的第二主面?zhèn)仍O(shè)置有第一導(dǎo)電型的低電阻層。設(shè)置有導(dǎo)電連接到上述低電阻層的第二電極。設(shè)置有位于上述活性部與上述低電阻層之間，在導(dǎo)通狀態(tài)下漂移電流沿縱向流通并且在截止?fàn)顟B(tài)下耗盡化的縱形漂移部。上述縱形漂移部是將沿上述基板的厚度方向取向的第一個縱形第一導(dǎo)電型區(qū)與沿上述基板的厚度方向取向的第一個縱形第二導(dǎo)電型區(qū)以第一重復(fù)節(jié)距交替重復(fù)地接合而成的第一并列pn結(jié)構(gòu)。在上述第一主面上，隔著絕緣膜配置有導(dǎo)通/截止控制用的第三電極。在上述基板的位于上述第三電極的正下方的上述第一主面?zhèn)缺砻鎸釉O(shè)置有與上述第一電極電連接的第二導(dǎo)電型的阱區(qū)。上述阱區(qū)與上述低電阻層之間是將沿上述基板的厚度方向取向的第二個縱形第一導(dǎo)電型區(qū)與沿上述基板的厚度方向取向的第二個縱形第二導(dǎo)電型區(qū)，以比上述第一重復(fù)節(jié)距窄的第二重復(fù)節(jié)距交替重復(fù)地接合而成的第二并列pn結(jié)構(gòu)。上述第二并列pn結(jié)構(gòu)接連上述第一并列pn結(jié)構(gòu)而設(shè)置。通過在上述阱區(qū)與上述第二并列pn結(jié)構(gòu)之間設(shè)置的第一導(dǎo)電型半導(dǎo)體區(qū)，使上述阱區(qū)與上述第二并列pn結(jié)構(gòu)分隔。
[0023]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述的發(fā)明中，上述第一個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為上述第一并列pn結(jié)構(gòu)的厚度的1/3以下。另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中，上述第一個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為上述第二個縱形第二導(dǎo)電型區(qū)的寬度以上。
[0024]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中，上述第一個第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度比上述第二個縱形第一導(dǎo)電型區(qū)的雜質(zhì)濃度低。
[0025]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中，上述第一電極的端部延伸到上述絕緣膜的上方，在上述絕緣膜的上方，上述第一電極的至少一部分與上述第三電極接近。
[0026]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中還具備元件周邊部，上述元件周邊部在上述縱形漂移部的周圍，位于上述第一主面與上述低電阻層之間，在導(dǎo)通狀態(tài)下大致為非電路區(qū)域，在截止?fàn)顟B(tài)下耗盡化。上述元件周邊部是第三并列pn結(jié)構(gòu)，上述第三并列pn結(jié)構(gòu)是將沿上述基板的厚度方向取向的第三個縱形第一導(dǎo)電型區(qū)與沿上述基板的厚度方向取向的第三個縱形第二導(dǎo)電型區(qū)以比上述第一重復(fù)節(jié)距窄的第三重復(fù)節(jié)距交替重復(fù)地接合而成。
[0027]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中，通過在上述阱區(qū)與上述第三并列pn結(jié)構(gòu)之間設(shè)置的第二個第一導(dǎo)電型半導(dǎo)體區(qū)，使上述阱區(qū)與上述第三并列pn結(jié)構(gòu)分隔。
[0028]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中，上述第二個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為上述第一并列pn結(jié)構(gòu)的厚度的1/3以下。
[0029]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中，上述第二個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為上述第三個縱形第二導(dǎo)電型區(qū)的寬度以上。
[0030]另外，本發(fā)明的半導(dǎo)體裝置的特征在于，在上述發(fā)明中，上述第二個第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度比上述第三個縱形第一導(dǎo)電型區(qū)的雜質(zhì)濃度低。
[0031]根據(jù)上述的發(fā)明，通過在阱區(qū)與第三并列pn結(jié)構(gòu)之間設(shè)置第二個第一導(dǎo)電型半導(dǎo)體區(qū)，使阱區(qū)與第三并列pn結(jié)構(gòu)分隔，從而能夠使第一并列pn結(jié)構(gòu)的第一個縱形第一導(dǎo)電型區(qū)成為電流路徑，并且使第三并列pn結(jié)構(gòu)的第二個縱形第一導(dǎo)電型區(qū)成為電流路徑。據(jù)此，能夠防止通態(tài)電阻上升。另外，由于電流路徑被分散，因此能夠避免導(dǎo)通狀態(tài)時的電流集中，由此能夠抑制從導(dǎo)通狀態(tài)切換到截止?fàn)顟B(tài)的瞬間的局部的電場強度上升。據(jù)此，能夠提高第三電極的正下方等的非活性區(qū)的雪崩耐量。因此，能夠使非活性區(qū)的耐壓比元件活性區(qū)(設(shè)置有活性部的區(qū)域)的耐壓高。
[0032]發(fā)明效果
[0033]根據(jù)本發(fā)明的半導(dǎo)體裝置，起到能夠改善通態(tài)電阻與耐壓的折衷關(guān)系的效果。
【附圖說明】
[0034]圖1是示出實施方式的縱向型MOSFET元件的芯片的俯視圖。
[0035]圖2是擴大地示出連接圖1中的基準點Al?A4而成的矩形區(qū)域的俯視圖。
[0036]圖3是示出沿著圖2中的剖切線A5-A6剖切的截面結(jié)構(gòu)的截面圖。
[0037]圖4是示出比較例的半導(dǎo)體裝置的結(jié)構(gòu)的截面圖。
[0038]圖5是示意地示出實施例的半導(dǎo)體裝置動作時的電流路徑的說明圖。
[0039]圖6是示意地示出比較例的半導(dǎo)體裝置動作時的電流路徑的說明圖。
[0040]符號說明[0041 ] I元件活性區(qū)
[0042] 2元件周邊部
[0043]3非活性區(qū)
[0044]11 η+型漏層
[0045]12第一個并列pn結(jié)構(gòu)(第一并列pn結(jié)構(gòu))
[0046]12a 第一η型區(qū)
[0047]12b 第一P型區(qū)
[0048]12c P型基區(qū)的夾間區(qū)域
[0049]13a p型基區(qū)
[0050]13b、13c p型阱區(qū)
[0051]14 n+型源區(qū)
[0052]15柵絕緣膜
[0053]16柵電極
[0054]17源電極(源極焊墊)
[0055]18漏電極
[0056]19a、19b、19c 層間絕緣膜
[0057]22第二個并列pn結(jié)構(gòu)(第三并列pn結(jié)構(gòu))
[0058]22a 第二η—型區(qū)
[0059]22b 第二p—型區(qū)
[0060]22c、32c η——型表面區(qū)域[0061 ]23保護環(huán)
[0062]24場板電極
[0063]25 η型溝道停止區(qū)
[0064]25a p型區(qū)
[0065]26停止電極
[0066]27、37柵極焊墊
[0067]32第三個并列pn結(jié)構(gòu)(第二并列pn結(jié)構(gòu))
[0068]32a第三η—型區(qū)
[0069]32b第三p—型區(qū)
[0070]Pl第一個并列pn結(jié)構(gòu)的重復(fù)節(jié)距
[0071]P2第二個并列pn結(jié)構(gòu)的重復(fù)節(jié)距
[0072]P3第三個并列pn結(jié)構(gòu)的重復(fù)節(jié)距
【具體實施方式】
[0073]以下參照附圖，對本發(fā)明的半導(dǎo)體裝置的優(yōu)選實施方式進行詳細地說明。本說明書以及附圖中，前綴有η或P的層或區(qū)域分別意味著電子或空穴為多數(shù)載流子。另外，在η或P標記的+和一分別意味著與未標記+和一的層或區(qū)域相比為高雜質(zhì)濃度和低雜質(zhì)濃度。在此，在以下的實施方式的說明以及附圖中，對于相同的構(gòu)成標記相同的符號，并省略重復(fù)的說明。
[0074](實施方式)
[0075]對于實施方式的半導(dǎo)體裝置的結(jié)構(gòu)，以η溝道型的縱向型MOSFET為例進行說明。圖I是示出實施方式的縱向型MOSFET元件的芯片的俯視圖。圖2是擴大地示出連接圖1中的基準點Al?A4而得的矩形區(qū)域的俯視圖。在圖2中，示意地示出圖1的半導(dǎo)體芯片的大致1/4的區(qū)域的平面結(jié)構(gòu)。圖3是示出沿圖2中的剖切線A5-A6剖切的截面結(jié)構(gòu)的截面圖。如圖1所示，實施方式的半導(dǎo)體裝置在半導(dǎo)體芯片(半導(dǎo)體基板)上具備:在導(dǎo)通狀態(tài)時電流流通的元件活性區(qū)I和緩和芯片正面?zhèn)鹊碾妶龆３帜蛪旱脑苓叢?。對于元件活性區(qū)1，在芯片正面?zhèn)仍O(shè)置有MOS柵(由金屬-酸化膜-半導(dǎo)體構(gòu)成的絕緣柵)結(jié)構(gòu)(未圖示)。在MOS柵結(jié)構(gòu)上，隔著層間絕緣膜(未圖示)設(shè)置有源極焊墊(第一電極)17。在源極焊墊17的內(nèi)側(cè)設(shè)置有柵極焊墊(第三電極)37。設(shè)置有柵極焊墊37的區(qū)域是未設(shè)置MOS柵結(jié)構(gòu)的非活性區(qū)3。元件周邊部2配置為包圍元件活性區(qū)I的周圍，在導(dǎo)通狀態(tài)下為大致非電路區(qū)域。在元件周邊部2的與元件活性區(qū)I的邊界附近，以包圍元件活性區(qū)I的方式設(shè)置有柵極焊墊(第三電極，參見圖3中的符號27)。在芯片背面設(shè)置有漏電極(第二電極，未圖示)。
[0076]接著，對于實施方式的半導(dǎo)體裝置的平面結(jié)構(gòu)，參照圖2進行說明。在圖2中，示出元件活性區(qū)I的漂移部的1/2的深度附近(從后述的P型基區(qū)13a與第一 P型區(qū)12b的界面起算沿深度方向，漂移部的厚度的1/2的深度附近)的平面結(jié)構(gòu)。
[0077]如圖2所示，在元件活性區(qū)I設(shè)置有第一個并列pn結(jié)構(gòu)(第一并列pn結(jié)構(gòu))12，第一個并列pn結(jié)構(gòu)12是將雜質(zhì)濃度得到提高的第一 η型區(qū)(第一個縱形第一導(dǎo)電型區(qū))12a與第一 P型區(qū)(第一個縱形第二導(dǎo)電型區(qū))12b交替重復(fù)地接合而成為漂移部的構(gòu)成。第一個并列pn結(jié)構(gòu)12具有沿與第一η型區(qū)12a和第一P型區(qū)12b的排列方向垂直的方向延伸的帶狀地配置的平面布局。
[0078]第一個并列pn結(jié)構(gòu)12的漂移部的周圍是包括第二個并列pn結(jié)構(gòu)(第三并列pn結(jié)構(gòu))22的元件周邊部2，第二個并列pn結(jié)構(gòu)22是將第二η—型區(qū)(第三個縱形第一導(dǎo)電型區(qū))22a與第二 ρ—型區(qū)(第三個縱形第二導(dǎo)電型區(qū))22b交替重復(fù)地接合而成的構(gòu)成。第二個并列pn結(jié)構(gòu)22接連第一個并列pn結(jié)構(gòu)12而設(shè)置，并且在與第一個并列pn結(jié)構(gòu)12的邊界中，與第一η型區(qū)12a接觸。
[0079]第二個并列pn結(jié)構(gòu)22的重復(fù)節(jié)距(第三重復(fù)節(jié)距)P2比第一個并列pn結(jié)構(gòu)12的重復(fù)節(jié)距(第一重復(fù)節(jié)距)Pl窄。另外，第二個并列pn結(jié)構(gòu)22例如具有將多個第二 P—型區(qū)22b矩陣狀地配置于第二η—型區(qū)22a (即，將第二η—型區(qū)22a配置為大致柵格狀)的平面布局。第二ρ—型區(qū)22b的平面形狀例如可以為點狀。
[0080]第一個并列pn結(jié)構(gòu)12的漂移部的內(nèi)側(cè)成為由第三個并列pn結(jié)構(gòu)(第二并列pn結(jié)構(gòu))32構(gòu)成的非活性區(qū)3，第三個并列pn結(jié)構(gòu)32是將第三η—型區(qū)(第二個縱形第一導(dǎo)電型區(qū))32a與第三ρ—型區(qū)(第二個縱形第二導(dǎo)電型區(qū))32b交替重復(fù)地接合而成的構(gòu)成。第三個并列pn結(jié)構(gòu)32在柵極焊墊37的正下方，接連第一個并列pn結(jié)構(gòu)12而設(shè)置，并且在與第一個并列pn結(jié)構(gòu)12的邊界中，與第一 η型區(qū)12a接觸。
[0081 ]第三個并列pn結(jié)構(gòu)32的重復(fù)節(jié)距(第二個重復(fù)節(jié)距)P3比第一個并列pn結(jié)構(gòu)12的重復(fù)節(jié)距Pl窄。另外，第三個并列pn結(jié)構(gòu)32例如具有將多個第三P—型區(qū)32b矩陣狀地配置于第三η—型區(qū)32a(即，將第三η—型區(qū)32a配置為大致柵格狀)的平面布局。第三ρ—型區(qū)32b的平面形狀例如可以是點狀。接著，對于實施方式的半導(dǎo)體裝置的截面結(jié)構(gòu)，參照圖3進行說明。如圖3所示，在半導(dǎo)體芯片的背面?zhèn)鹊穆╇姌O18導(dǎo)電接觸的低電阻的n+型漏層(低電阻層)11上，在元件活性區(qū)I中配置有第一個并列pn結(jié)構(gòu)12。第一個并列pn結(jié)構(gòu)12具有將沿芯片(基板)的厚度方向(深度方向)取向的層狀縱形的第一η型區(qū)12a與沿芯片的厚度方向取向的層狀縱形的第一 P型區(qū)12b以重復(fù)節(jié)距Pl沿芯片的沿面方向交替重復(fù)地接合而成的截面結(jié)構(gòu)。
[0082]第一 η型區(qū)12a和第一 ρ型區(qū)12b大致相當(dāng)于多個阱的ρ型基區(qū)13a的緊下方部分，并作為元件活性區(qū)I的漂移部(縱形漂移部)起作用，多個阱的P型基區(qū)13a成為在作為元件活性區(qū)I的芯片正面?zhèn)鹊谋韺訁^(qū)域設(shè)置的活性部。第一 η型區(qū)12a的上端(芯片正面?zhèn)鹊亩瞬?達到P型基區(qū)13a的夾間區(qū)域(夾在相鄰的ρ型基區(qū)13a之間的η型區(qū))12c。第一 η型區(qū)12a在導(dǎo)通狀態(tài)下成為電流路徑。第一 P型區(qū)12b的上端與ρ型基區(qū)13a的阱底面(n+型漏層11側(cè)的面)接觸。
[0083]在ρ型基區(qū)13a的內(nèi)部，在芯片正面?zhèn)冗x擇性地設(shè)置有n+型源區(qū)14。在ρ型基區(qū)13a的被第一 η型區(qū)12a與n+型源區(qū)14夾持的部分的表面上，隔著柵絕緣膜15設(shè)置有柵電極16。柵電極16在省略圖示的部分中，與導(dǎo)通/截止控制用的柵極焊墊27、37電連接。
[0084]源電極(源極焊墊)17借由層間絕緣膜19a的接觸孔而與ρ型基區(qū)13a、13b、13c以及n+型源區(qū)14導(dǎo)電接觸，并且利用層間絕緣膜19a而與柵電極16電絕緣。另外，源電極17的外側(cè)的端部延伸到層間絕緣膜19b上，并且與在層間絕緣膜19b上配置的柵極焊墊27對置。源電極17的內(nèi)側(cè)的端部延伸到層間絕緣膜19c上，在層間絕緣膜19c上，源電極17的至少一部分與柵極焊墊37接近。柵極焊墊27、37的至少一部分位于與源電極17接近的位置。在第一個并列pn結(jié)構(gòu)12的漂移部的周圍，在n+型漏層11上以與第一個并列pn結(jié)構(gòu)12接連的方式配置有構(gòu)成元件周邊部2的第二個并列pn結(jié)構(gòu)22。第二個并列pn結(jié)構(gòu)22具有將沿芯片的厚度方向取向的層狀縱形的第二 η—型區(qū)22a與沿芯片的厚度方向取向的層狀縱形的第二 ρ—型區(qū)22b以重復(fù)節(jié)距P2沿芯片的沿面方向交替重復(fù)地接合而成的截面結(jié)構(gòu)。第二個并列pn結(jié)構(gòu)22的雜質(zhì)濃度比第一個并列pn結(jié)構(gòu)12的雜質(zhì)濃度低，重復(fù)節(jié)距P2比重復(fù)節(jié)距Pl窄。
[0085]在作為元件周邊部2的芯片正面?zhèn)鹊谋韺訁^(qū)域，η——型表面區(qū)域(第二個第一導(dǎo)電型半導(dǎo)體區(qū))22c設(shè)置在第二個并列pn結(jié)構(gòu)22的上方。η——型表面區(qū)域22c的雜質(zhì)濃度比第二η—型區(qū)22a的雜質(zhì)濃度低。設(shè)置于元件活性區(qū)I的最外側(cè)的ρ型基區(qū)(以下，稱為ρ型阱區(qū))13b延伸到η——型表面區(qū)域22c的內(nèi)部。
[0086]η——型表面區(qū)域22c的厚度(從芯片正面起算的深度)比ρ型阱區(qū)13b的厚度厚。而且，η—一型表面區(qū)域22c覆蓋整個ρ型阱區(qū)13b的下方的區(qū)域(n+型漏層側(cè)的區(qū)域)。即，通過η——型表面區(qū)域22c，使ρ型阱區(qū)13b與第二個并列pn結(jié)構(gòu)22分隔。據(jù)此，在導(dǎo)通狀態(tài)時，η——型表面區(qū)域22c的在ρ型阱區(qū)13b與第二個并列pn結(jié)構(gòu)22之間夾持的部分作為電流路徑起作用。以下說明η——型表面區(qū)域22c的厚度的優(yōu)選的下限值。
[0087]另外，η——型表面區(qū)域22c的在ρ型阱區(qū)13b與第二個并列pn結(jié)構(gòu)22之間夾持的部分的厚度優(yōu)選為，第一個并列pn結(jié)構(gòu)12的厚度的1/3以下。其理由如下。當(dāng)η——型表面區(qū)域22c的在P型阱區(qū)13b與第二個并列pn結(jié)構(gòu)22之間夾持的部分的厚度超過第一個并列pn結(jié)構(gòu)12的厚度的1/3時，第二個并列pn結(jié)構(gòu)22的厚度相對于第一個并列pn結(jié)構(gòu)12的厚度變得過薄，電荷平衡容易失衡。
[0088]因此，在雪崩擊穿時，與元件活性區(qū)I相比，在元件周邊部2電場變高。最壞的情況是電場在元件周邊部2集中，引起如由ρ型阱區(qū)13b、n——型表面區(qū)域22c和第二ρ—型區(qū)22b構(gòu)成的寄生pnp晶體管的2次擊穿這樣的現(xiàn)象，可能導(dǎo)致?lián)p壞。在該情況下，為了避免元件損壞，需要將元件活性區(qū)I的耐壓抑制得較低，因此變得難以高耐壓化，元件耐壓BV與通態(tài)電阻RonA之間的折衷關(guān)系惡化。
[0089]另外，在η——型表面區(qū)域22c的內(nèi)部，在比ρ型阱區(qū)13b更靠近外側(cè)的位置，與ρ型阱區(qū)13b隔開地設(shè)置有多個保護環(huán)23。場板電極24分別與各保護環(huán)23導(dǎo)電接觸。在元件周邊部2的外周，設(shè)置有與n+型漏層11導(dǎo)電接觸的η型溝道停止區(qū)25。在η型溝道停止區(qū)25的內(nèi)部，在芯片正面?zhèn)仍O(shè)置有P型區(qū)25a，停止電極26與該ρ型區(qū)25a導(dǎo)電接觸。柵極焊墊27隔著層間絕緣膜19b設(shè)置在ρ型阱區(qū)13b上。
[0090]在元件活性區(qū)I的內(nèi)側(cè)，在n+型漏層11上，以與第一個并列pn結(jié)構(gòu)12接連的方式配置有構(gòu)成非活性區(qū)3的第三個并列pn結(jié)構(gòu)32。第三個并列pn結(jié)構(gòu)32具有將沿芯片的厚度方向取向的層狀縱形的第三η—型區(qū)32a與沿芯片的厚度方向取向的層狀縱形的第三ρ—型區(qū)32b，以重復(fù)節(jié)距P3沿芯片的沿面方向交替重復(fù)地接合而成的截面結(jié)構(gòu)。第三個并列pn結(jié)構(gòu)32的雜質(zhì)濃度比第一個并列pn結(jié)構(gòu)12的雜質(zhì)濃度低，重復(fù)節(jié)距P3比重復(fù)節(jié)距Pl窄。
[0091]在作為位于非活性區(qū)3的芯片正面?zhèn)鹊谋韺訁^(qū)域，在第三個并列pn結(jié)構(gòu)32上設(shè)置有η——型表面區(qū)域(第一個第一導(dǎo)電型半導(dǎo)體區(qū))32c。!!——型表面區(qū)域32c的雜質(zhì)濃度比第三η—型區(qū)32a的雜質(zhì)濃度低。設(shè)置于元件活性區(qū)I的最內(nèi)側(cè)的ρ型基區(qū)(ρ型阱區(qū))13c延伸到η——型表面區(qū)域32c的內(nèi)部。在ρ型阱區(qū)13c上，隔著層間絕緣膜19c設(shè)置有柵極焊墊37。
[0092]η——型表面區(qū)域32c的厚度(從芯片正面起算的深度)比ρ型阱區(qū)13c的厚度厚。而且，η—一型表面區(qū)域32c覆蓋整個ρ型阱區(qū)13c的下方的區(qū)域(n+型漏層側(cè)的區(qū)域)。即，通過η——型表面區(qū)域32c，使ρ型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32分隔。
[0093]據(jù)此，在導(dǎo)通狀態(tài)時，η——型表面區(qū)域32c的在ρ型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32之間夾持的部分作為電流路徑起作用。關(guān)于η——型表面區(qū)域32c的厚度的優(yōu)選的下限值，在后描述。η——型表面區(qū)域32c的在ρ型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32之間夾持的部分的厚度優(yōu)選為第一個并列Pn結(jié)構(gòu)12的厚度的1/3以下。其理由如下。
[0094]當(dāng)η——型表面區(qū)域32c的厚度超過了第一個并列pn結(jié)構(gòu)12的厚度的1/3時，第三個并列pn結(jié)構(gòu)32的厚度相對于第一個并列pn結(jié)構(gòu)12的厚度變得過薄，電荷平衡容易失衡。因此，在雪崩擊穿時，與元件活性區(qū)I相比，在非活性區(qū)3電場變高。
[0095]最壞的情況是電場在非活性區(qū)3集中，引起如由ρ型阱區(qū)13c、n——型表面區(qū)域32c和第三P—型區(qū)32b構(gòu)成的寄生pnp晶體管的2次擊穿這樣的現(xiàn)象，可能導(dǎo)致?lián)p壞。在該情況下，為了避免元件損壞，需要將元件活性區(qū)I的耐壓抑制得較低，因此變得難以高耐壓化，元件耐壓BV與通態(tài)電阻RonA之間的折衷關(guān)系惡化。
[0096]另外，如上所述，通過使第二個并列pn結(jié)構(gòu)22的重復(fù)節(jié)距P2、第三個并列pn結(jié)構(gòu)32的重復(fù)節(jié)距P3比第一個并列pn結(jié)構(gòu)12的重復(fù)節(jié)距Pl窄，從而使得從構(gòu)成第一個并列pn結(jié)構(gòu)12的第一 η型區(qū)12a與第一 ρ型區(qū)12b之間的pn結(jié)延伸的耗盡層易于向元件周邊部2側(cè)以及非活性區(qū)3側(cè)擴展。據(jù)此，初期狀態(tài)(離子積累前)中的初期耐壓的高耐壓化變得容易。
[0097]第二ρ型區(qū)22b、第三ρ型區(qū)32b在耗盡化之前起到類似于保護環(huán)的作用。因此，節(jié)距窄的第二 η型區(qū)22a、第三η型區(qū)32a的電場被緩和，高耐壓化變得容易。另外，在第一個并列pn結(jié)構(gòu)12、第二個并列pn結(jié)構(gòu)22和第三個并列pn結(jié)構(gòu)32與η型漏層11之間例如設(shè)置有η型緩沖區(qū)。
[0098]雖然沒有特別限定，例如在實施方式的縱向型MOSFET為耐壓600V等級的情況下，將各部分的尺寸以及雜質(zhì)濃度設(shè)為以下值。漂移部的厚度(深度方向)，即元件活性區(qū)I的第一個并列pn結(jié)構(gòu)12的厚度為44.Ομπι。第一 η型區(qū)12a以及第一 P型區(qū)12b的寬度為6.Ομπι(重復(fù)節(jié)距Pl為12.Ομπι)，第一 η型區(qū)12a以及第一 ρ型區(qū)12b的雜質(zhì)濃度為3.0X 1015cm—3。
[0099]構(gòu)成元件周邊部2的第二個并列pn結(jié)構(gòu)22的第二 η—型區(qū)22a以及第二 ρ—型區(qū)22b的寬度為4.Ομπι(重復(fù)節(jié)距P2為8.0ym)。第二η—型區(qū)22a以及第二ρ—型區(qū)22b的雜質(zhì)濃度為1.0 X1015cm—3。作為元件周邊部2的表面漂移區(qū)的η——型表面區(qū)域22c的雜質(zhì)濃度以及厚度(從芯片正面起算的深度)分別為5.0 X 114Cnf3以及5.Ομπι。
[0100]構(gòu)成非活性區(qū)3的第三個并列pn結(jié)構(gòu)32的第三η—型區(qū)32a以及第三ρ—型區(qū)32b的寬度為4.Ομπι(重復(fù)節(jié)距P3為8.Ομπι)。第三η—型區(qū)32a以及第三ρ—型區(qū)32b的雜質(zhì)濃度為1.0 X1015cm—3。作為非活性區(qū)3的表面漂移區(qū)的η——型表面區(qū)域32c的雜質(zhì)濃度以及厚度分別為5.0X 114Cnf3以及5.Ομπ^ρ型基區(qū)13a以及ρ型阱區(qū)13b、13c的擴散深度為3.Ομπι，其表面雜質(zhì)濃度為3.0 X 1017cm—3。
[0101]η+型源區(qū)14的擴散深度為1.(^111，其表面雜質(zhì)濃度為3.0\102()(^—3。作為表面漂移區(qū)的夾間區(qū)域12(:的擴散深度為2.5μπι，其表面雜質(zhì)濃度為2.0X1016cm—3。!!+型漏層11的厚度為200μπι，其雜質(zhì)濃度為2.0\1018011—3。11型溝道停止區(qū)25的寬度為25.(^111，其雜質(zhì)濃度為4.0X1015cm—3A型區(qū) 25a的雜質(zhì)濃度為3.0X1017cm—3。
[0102]另外，第一個并列pn結(jié)構(gòu)12、第二個并列pn結(jié)構(gòu)22、第三個并列pn結(jié)構(gòu)32的雜質(zhì)濃度分布優(yōu)選為，在靠近芯片正面的一側(cè)(在圖中為上側(cè))，為富P(P型雜質(zhì)相對較多)，在靠近η+型漏層11(在圖中為下側(cè))的一側(cè)，為富n(n型雜質(zhì)相對較多)的雜質(zhì)濃度分布。這里，上述并列pn結(jié)構(gòu)的雜質(zhì)濃度(雜質(zhì)量)準確來說，是指載流子濃度(載流子量)。
[0103]若雜質(zhì)濃度高而載流子濃度低，則不能獲得充分的雪崩耐量的提高效果。通常地，在進行了充分的活性化的區(qū)域，雜質(zhì)濃度和載流子濃度視為等同。同樣地，在進行了充分的活性化的區(qū)域，雜質(zhì)量和載流子量視為等同。因此，在本說明書中，為了便于說明，視為載流子濃度包括在雜質(zhì)濃度中，另外，視為載流子量包括在雜質(zhì)量中。
[0104]接著，對實施方式的半導(dǎo)體裝置(以下，稱為實施例)與未設(shè)置η——型表面區(qū)域22c、32c的比較例的電流路徑的不同進行比較，來對η——型表面區(qū)域22c、32c的厚度的優(yōu)選的下限值進行說明。圖4是示出比較例的半導(dǎo)體裝置的結(jié)構(gòu)的截面圖。在圖4中示出沿著相當(dāng)于圖2中的剖切線A5-A6的部分剖切而得的截面結(jié)構(gòu)。比較例與實施例不同之處在于:未設(shè)置η——型表面區(qū)域22c、32c，而使得第二個并列pn結(jié)構(gòu)122與ρ型阱區(qū)13b接觸，且第三個并列pn結(jié)構(gòu)132與ρ型阱區(qū)13c接觸。
[0105]這里，將位于柵極焊墊37附近(元件活性區(qū)I與非活性區(qū)3之間的邊界附近)的導(dǎo)通狀態(tài)時的電流路徑作為例子，來說明η——型表面區(qū)域32c的厚度優(yōu)選的下限值。圖5是示意地示出實施例的半導(dǎo)體裝置動作時的電流路徑的說明圖。圖6是示意地示出比較例的半導(dǎo)體裝置動作時的電流路徑的說明圖。在圖4、圖6中，符號122a、122b分別是構(gòu)成第二個并列pn結(jié)構(gòu)122的第二 η—型區(qū)122a和第二 ρ—型區(qū)122b，符號132a、132b分別是構(gòu)成第三個并列pn結(jié)構(gòu)132的第三η—型區(qū)132a和第三ρ—型區(qū)132b。
[0106]如圖6所示，在比較例中，ρ型阱區(qū)13c與第三個并列pn結(jié)構(gòu)132接觸。因此，在導(dǎo)通狀態(tài)時將在P型阱區(qū)13c形成的η型的反轉(zhuǎn)層作為電流路徑的電子電流50，僅流過與最靠近元件活性區(qū)I側(cè)的第三P—型區(qū)132b接觸的第一 η型區(qū)12a(用符號51、52表示的粗箭頭)。因此，電子電流50全部集中在最靠近元件活性區(qū)I側(cè)的第三ρ—型區(qū)132b與ρ型阱區(qū)13c之間的邊界附近(以下，稱為電子電流集中部)53。
[0107]據(jù)此，在關(guān)斷時，電子電流集中部53中的電流密度高(例如數(shù)lOOA/cm2程度)，擴展到電子電流集中部53的耗盡層內(nèi)的電場強度增大，引起雪崩擊穿(動態(tài)雪崩擊穿)。而且，通過該雪崩擊穿而產(chǎn)生從電子電流集中部53附近朝向源電極17流通的空穴電流54。如此，由于大部分的電流集中在電子電流集中部53，因此在非活性區(qū)3中可能導(dǎo)致?lián)p壞。
[0108]另一方面，在實施例中，通過η——型表面區(qū)域32c，使ρ型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32沿深度方向分隔。因此，在導(dǎo)通狀態(tài)時將在ρ型阱區(qū)13c形成的η型的反轉(zhuǎn)層作為電流路徑的電子電流40流過與最靠近元件活性區(qū)I側(cè)的第三ρ—型區(qū)32b接觸的第一 η型區(qū)12a，并且沿著電勢，流向P型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32之間的η——型表面區(qū)域32c。
[0109]S卩，在源電極17與ρ型阱區(qū)13c之間的接合部附近集中的電子電流41被分散為:流入第一 η型區(qū)12a的電子電流42a和流入η——型表面區(qū)域32c的電子電流42b。而且，流入η——型表面區(qū)域32c的電子電流42b流入構(gòu)成第三個并列pn結(jié)構(gòu)32的多個第三η—型區(qū)32a。
[0110]如此，通過電子電流40被分散，從而抑制關(guān)斷時ρ型阱區(qū)13c的阱底面(n+型漏層11側(cè)的面)的角部附近43的電場強度的增大，能夠避免產(chǎn)生動態(tài)雪崩擊穿。因此，也能夠充分降低從P型阱區(qū)13c的阱底面的角部附近43通過ρ型阱區(qū)13c而流到源電極17的空穴電流44。其結(jié)果為，能夠抑制電流集中在最靠近元件活性區(qū)I側(cè)的第三P—型區(qū)32b與ρ型阱區(qū)13c之間的邊界附近，在非活性區(qū)3中，雪崩擊穿難以產(chǎn)生。因此，能夠防止在非活性區(qū)3中導(dǎo)致?lián)p壞。
[0111]為了獲得使已流入η——型表面區(qū)域32c的電子電流42b向多個第三η—型區(qū)32a分散的效果，例如η——型表面區(qū)域32c的厚度可以如下設(shè)定。例如，假定已流入η——型表面區(qū)域32c的電子電流42b從ρ型阱區(qū)13c的阱底面的角部以相對于深度方向呈45度的角度Θ向η--型表面區(qū)域32c內(nèi)擴展。
[0112]而且，將與從電子電流42b的η——型表面區(qū)域32c內(nèi)的通過地點起算至位于該通過地點的下方(n+型漏層側(cè))的第三P—型區(qū)32b的上端為止的與深度方向平行的方向上的距離設(shè)為XI。該情況下，若距離Xl與該第三P—型區(qū)32b的寬度X2為相同程度的尺寸(XI =X2.tan(45度)=X2)，則能夠使電子電流42b到達與該第三ρ—型區(qū)32b的從元件活性區(qū)I分離的一側(cè)鄰接的第三η—型區(qū)32a。
[0113]例如，通過將第三ρ—型區(qū)32b的寬度X2設(shè)為6μπι，將η——型表面區(qū)域32c的在ρ型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32之間夾持的部分的厚度設(shè)為8μπι，從而能夠使流通在η——型表面區(qū)域32c的電子電流42b充分地分散到第三η—型區(qū)32a。即，η——型表面區(qū)域32c的在ρ型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32之間夾持的部分的厚度優(yōu)選為第三ρ—型區(qū)32b的寬度X2以上。因此，η—一型表面區(qū)域32c的厚度優(yōu)選為，ρ型阱區(qū)13c的厚度與第三ρ—型區(qū)32b的寬度X2之和以上。
[0114]另外，在上述說明中，通過將第三個并列pn結(jié)構(gòu)32、第三η—型區(qū)32a、第三ρ—型區(qū)32b以及P型阱區(qū)13c分別置換為第二個并列pn結(jié)構(gòu)22、第二 η—型區(qū)22a、第二 ρ—型區(qū)22b以及ρ型阱區(qū)13b，從而能夠說明通過在元件周邊部2設(shè)置了 η——型表面區(qū)域22c而得的效果。
[0115]S卩，通過使ρ型阱區(qū)13b與第二個并列pn結(jié)構(gòu)22沿深度方向被η——型表面區(qū)域22c分隔，從而能夠使在導(dǎo)通狀態(tài)時將在P型阱區(qū)13b形成的η型的反轉(zhuǎn)層作為電流路徑的電子電流分散到η——型表面區(qū)域22c和第二個并列pn結(jié)構(gòu)22的第二 η—型區(qū)22a。因此，可以說η——型表面區(qū)域22c的厚度的優(yōu)選的下限值與η——型表面區(qū)域32c相同。
[0116]接著，對實施例和比較例的在元件活性區(qū)I與非活性區(qū)3之間的邊界附近形成的電流路徑的不同進行比較，來對實施方式的半導(dǎo)體裝置的動作進行說明。在比較例中，在導(dǎo)通狀態(tài)下，例如在P型阱區(qū)13c的柵電極16的正下方的區(qū)域的表面層感應(yīng)生成η型的反轉(zhuǎn)層，借由該反轉(zhuǎn)層，電子從η+型源區(qū)14被注入到ρ型基區(qū)13a與ρ型阱區(qū)13c之間的夾間區(qū)域12c。
[0117]如上所述，僅元件活性區(qū)I的柵電極16的正下方的部分成為電流路徑。因此(參見圖6所示的電子電流50、51、52)，注入到夾間區(qū)域12c的電子通過第一個并列pn結(jié)構(gòu)12的第一η型區(qū)12a而到達n+型漏層11。
[0118]在施加于柵電極16的正電壓被解除的關(guān)斷時，在ρ型阱區(qū)13c的表面層感應(yīng)產(chǎn)生的反轉(zhuǎn)層消失。據(jù)此，耗盡層從第一個并列pn結(jié)構(gòu)12和第三個并列pn結(jié)構(gòu)132的pn結(jié)開始擴展。此時，由于第三個并列pn結(jié)構(gòu)132的雜質(zhì)濃度比第一個并列pn結(jié)構(gòu)12的雜質(zhì)濃度低，因此第三個并列pn結(jié)構(gòu)132中的耗盡層的擴展變大。
[0119]據(jù)此，電子的電流路徑變窄，因此如上所述，在關(guān)斷(從導(dǎo)通狀態(tài)向截止?fàn)顟B(tài)的切換)的瞬間，容易引起殘留在半導(dǎo)體區(qū)域內(nèi)的載流子的電流集中。另外，當(dāng)成為截止?fàn)顟B(tài)時，耗盡層完全擴展，在電流集中部，電場強度上升，容易導(dǎo)致?lián)p壞。
[0120]另一方面，在實施例中，在導(dǎo)通狀態(tài)下，例如在ρ型阱區(qū)13c的柵電極16的正下方的區(qū)域的表面層感應(yīng)產(chǎn)生η型的反轉(zhuǎn)層，借由該反轉(zhuǎn)層，電子從n+型源區(qū)14注入到ρ型基區(qū)13a與P型阱區(qū)13c之間的夾間區(qū)域12c。已注入到夾間區(qū)域12c的電子通過第一個并列pn結(jié)構(gòu)12的第一 η型區(qū)12a以及第三個并列pn結(jié)構(gòu)32的第三η—型區(qū)32a，從而到達n+型漏層11。
[0121]如此，使元件活性區(qū)I的柵電極16的正下方的部分成為電流路徑(圖5所示的電子電流40、41、42a)，并且將η——型表面區(qū)域32c以及第三η—型區(qū)32a用作電流路徑(圖5所示的電子電流40、41、42b)。該電子電流的分散由η——型表面區(qū)域32c的雜質(zhì)濃度(電阻率)來決定。
[0122]在施加于柵電極16的正電壓被解除的關(guān)斷時，在ρ型阱區(qū)13c的表面層感應(yīng)產(chǎn)生的反轉(zhuǎn)層消失。據(jù)此，耗盡層從第一個并列pn結(jié)構(gòu)12、第三個并列pn結(jié)構(gòu)32的pn結(jié)開始擴展。此時，由于P型阱區(qū)13c與第三個并列pn結(jié)構(gòu)32通過η——型表面區(qū)域32c分隔，因此第三個并列pn結(jié)構(gòu)32的耗盡化還未開始。
[0123]因此，電子的電流路徑?jīng)]有變窄。另外，在關(guān)斷的瞬間，殘留在半導(dǎo)體區(qū)域內(nèi)的載流子借由η——型表面區(qū)域32c，流到第三η—型區(qū)32a，因此難以引起電流集中。然后，由于從ρ型阱區(qū)13c與η——型表面區(qū)域32c之間的pn結(jié)延伸的耗盡層到達第三個并列pn結(jié)構(gòu)32，因此η一一型表面區(qū)域32c的電流路徑被阻斷。據(jù)此，向第三個并列pn結(jié)構(gòu)32的新的載流子的侵入被抑制。
[0124]另外，第三個并列pn結(jié)構(gòu)32成為在芯片正面?zhèn)葹楦籶，并且在芯片背面?zhèn)葹楦沪堑碾s質(zhì)濃度分布，因此，在關(guān)斷時，耗盡層從芯片正面?zhèn)嚷亻_始擴展。因此，在第三η—型區(qū)32a內(nèi)也沒有載流子殘留。并且，η——型表面區(qū)域32c與第三個并列pn結(jié)構(gòu)32相比雜質(zhì)濃度低，另外，厚度為第一個并列pn結(jié)構(gòu)12的厚度的1/3以下，因此，在截止?fàn)顟B(tài)時，耗盡層在低電壓下到達n+型漏層11。因此，動態(tài)雪崩擊穿難以產(chǎn)生。這里，雖然將在元件活性區(qū)I與非活性區(qū)3之間的邊界附近形成的電流路徑作為例子進行說明，但是相同的電流路徑也可以形成在元件活性區(qū)I與元件周邊部2之間的邊界附近。以上，如說明所示，根據(jù)實施方式，將η——型表面區(qū)域設(shè)置在柵極焊墊的正下方的芯片正面?zhèn)鹊谋韺訁^(qū)域形成的P型阱區(qū)與在柵極焊墊的正下方配置的并列pn結(jié)構(gòu)之間，從而將柵極焊墊的正下方的ρ型阱區(qū)與并列pn結(jié)構(gòu)分隔，由此能夠使在導(dǎo)通狀態(tài)時通過P型阱區(qū)流通的電子電流分散到柵電極的正下方的部分和柵極焊墊的正下方的并列pn結(jié)構(gòu)的η—型區(qū)。據(jù)此，能夠防止通態(tài)電阻上升。另外，由于電流路徑被分散，因此能夠避免導(dǎo)通狀態(tài)時的電流集中，由此能夠抑制從導(dǎo)通狀態(tài)向截止?fàn)顟B(tài)的切換的瞬間的局部地電場強度上升。據(jù)此，能夠提高柵極焊墊的正下方等非活性區(qū)的雪崩耐量。因此，能夠使非活性區(qū)的耐壓比元件活性區(qū)的耐壓高。因此，能夠避免通態(tài)電阻與耐壓之間的折衷關(guān)系惡化。
[0125]以上，在本發(fā)明中，以MOSFET為例進行了說明，然而在IGBT、雙極晶體管、FWD以及肖特基二極管等中，也能夠獲得同樣的效果。另外，本發(fā)明可以在不脫離本發(fā)明的主旨的范圍內(nèi)進行各種改變，在上述的各實施方式中，例如，各部分的尺寸和/或表面濃度等根據(jù)要求的規(guī)格等來進行各種設(shè)定。另外，在各實施方式中，將第一導(dǎo)電型設(shè)為η型，將第二導(dǎo)電型設(shè)為P型，但本發(fā)明將第一導(dǎo)電型設(shè)為P型，將第二導(dǎo)電型設(shè)為η型也同樣成立。
[0126]產(chǎn)業(yè)上利用的可能性
[0127]如上所述，本發(fā)明的半導(dǎo)體裝置對能夠應(yīng)用于M0SFET、IGBT以及雙極型晶體管等的高耐壓且大電流容量的半導(dǎo)體裝置有用。
【主權(quán)項】
1.一種半導(dǎo)體裝置，具有:存在于基板的第一主面?zhèn)惹抑鲃踊虮粍拥亓魍娏鞯幕钚圆浚粚?dǎo)電連接到所述活性部的第一電極;存在于所述基板的第二主面?zhèn)鹊牡谝粚?dǎo)電型的低電阻層;導(dǎo)電連接到所述低電阻層的第二電極;位于所述活性部與所述低電阻層之間，在導(dǎo)通狀態(tài)下漂移電流沿縱向流通并且在截止?fàn)顟B(tài)下耗盡化的縱形漂移部；以及第一并列pn結(jié)構(gòu)，所述縱形漂移部是沿所述基板的厚度方向取向的第一個縱形第一導(dǎo)電型區(qū)與沿所述基板的厚度方向取向的第一個縱形第二導(dǎo)電型區(qū)以第一重復(fù)節(jié)距交替反復(fù)地接合而成第一并列Pn結(jié)構(gòu)，其特征在于，所述半導(dǎo)體裝置具備: 導(dǎo)通/截止控制用的第三電極，隔著絕緣膜設(shè)置在所述第一主面上；以及 第二導(dǎo)電型的阱區(qū)，設(shè)置于所述基板的位于所述第三電極的正下方的所述第一主面?zhèn)鹊谋砻鎸?，且電連接到所述第一電極， 所述阱區(qū)與所述低電阻層之間是接連所述第一并列pn結(jié)構(gòu)而設(shè)置的第二并列pn結(jié)構(gòu)，所述第二并列pn結(jié)構(gòu)是將沿所述基板的厚度方向取向的第二個縱形第一導(dǎo)電型區(qū)與沿所述基板的厚度方向取向的第二個縱形第二導(dǎo)電型區(qū)以比所述第一重復(fù)節(jié)距窄的第二重復(fù)節(jié)距交替反復(fù)地接合而成， 通過在所述阱區(qū)與所述第二并列pn結(jié)構(gòu)之間設(shè)置的第一個第一導(dǎo)電型半導(dǎo)體區(qū)，使所述阱區(qū)與所述第二并列pn結(jié)構(gòu)分隔。2.如權(quán)利要求1所記載的半導(dǎo)體裝置，其特征在于， 所述第一個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為所述第一并列pn結(jié)構(gòu)的厚度的1/3以下。3.如權(quán)利要求1所記載的半導(dǎo)體裝置，其特征在于， 所述第一個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為所述第二個縱形第二導(dǎo)電型區(qū)的寬度以上。4.如權(quán)利要求1所記載的半導(dǎo)體裝置，其特征在于， 所述第一個第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度比所述第二個縱形第一導(dǎo)電型區(qū)的雜質(zhì)濃度低。5.如權(quán)利要求1所記載的半導(dǎo)體裝置，其特征在于， 所述第一電極的端部延伸到所述絕緣膜的上方，在所述絕緣膜的上方，所述第一電極的至少一部分與所述第三電極接近。6.如權(quán)利要求1?5任一項所記載的半導(dǎo)體裝置，其特征在于，還具備: 元件周邊部，其在所述縱形漂移部的周圍，位于所述第一主面與所述低電阻層之間，在導(dǎo)通狀態(tài)下大致為非電路區(qū)域，在截止?fàn)顟B(tài)下耗盡化， 所述元件周邊部是第三并列pn結(jié)構(gòu)，所述第三并列pn結(jié)構(gòu)是將沿所述基板的厚度方向取向的第三個縱形第一導(dǎo)電型區(qū)與沿所述基板的厚度方向取向的第三個縱形第二導(dǎo)電型區(qū)以比所述第一重復(fù)節(jié)距窄的第三重復(fù)節(jié)距交替重復(fù)地接合而成。7.如權(quán)利要求6所記載的半導(dǎo)體裝置，其特征在于， 通過在所述阱區(qū)與所述第三并列pn結(jié)構(gòu)之間設(shè)置的第二個第一導(dǎo)電型半導(dǎo)體區(qū)，使所述阱區(qū)與所述第三并列pn結(jié)構(gòu)分隔。8.如權(quán)利要求7所記載的半導(dǎo)體裝置，其特征在于， 所述第二個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為所述第一并列pn結(jié)構(gòu)的厚度的1/3以下。9.如權(quán)利要求7所記載的半導(dǎo)體裝置，其特征在于， 所述第二個第一導(dǎo)電型半導(dǎo)體區(qū)的厚度為所述第三個縱形第二導(dǎo)電型區(qū)的寬度以上。10.如權(quán)利要求7?9任一項所記載的半導(dǎo)體裝置，其特征在于， 所述第二個第一導(dǎo)電型半導(dǎo)體區(qū)的雜質(zhì)濃度比所述第三個縱形第一導(dǎo)電型區(qū)的雜質(zhì)濃度低。
【文檔編號】H01L29/06GK105900245SQ201580003631
【公開日】2016年8月24日
【申請日】2015年7月3日
【發(fā)明人】坂田敏明
【申請人】富士電機株式會社