整合型電容感應(yīng)模塊及其相關(guān)系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種電容感應(yīng)器(capacitance sensor)，且特別是涉及一種整合型電容感應(yīng)模塊(integrated capacitance sensing module)及其相關(guān)系統(tǒng)。
【背景技術(shù)】
[0002]最近幾年，高級的電子產(chǎn)品中，例如筆記型電腦、平板電腦、智能型手機，已經(jīng)加入指紋辨識系統(tǒng)(finger print recognit1n system)，用以保護電子產(chǎn)品中的數(shù)據(jù)安全。再者，指紋辨識系統(tǒng)更逐漸地擴及各式的應(yīng)用。舉例來說，車輛或者住宅的門鎖指紋辨識系統(tǒng)。因此，指紋辨識系統(tǒng)的用途將會越來越廣泛。
[0003]請參照圖1，其所繪示為指紋辨識系統(tǒng)示意圖。指紋辨識系統(tǒng)100在電路板110上配置電容感應(yīng)器102、存儲器104、處理電路106、與輸出入界面電路108。其中，處理電路106連接至電容感應(yīng)器102、存儲器104、與輸出入界面電路(input/output interfacecircuit)108。
[0004]基本上，電容感應(yīng)器102的感測區(qū)域122上布局(layout)多個電容器。在數(shù)據(jù)建立模式時，使用者將手指120接觸于電容感應(yīng)器102的感測區(qū)域122，而電容感應(yīng)器102中的感應(yīng)電路(sensing circuit、未繪示)會根據(jù)感測區(qū)域122的電場變化而得知電容感應(yīng)器102上多個電容器的電容值變化，進一步獲得手指120的生物特征數(shù)據(jù)，或稱為掃描數(shù)據(jù)。接著，處理電路106定義該掃描數(shù)據(jù)為使用者掃描數(shù)據(jù)并存儲至存儲器104中?；旧?，存儲器104為一非揮發(fā)性存儲器(nonvolatile memory)，可長時間的保存使用者掃描數(shù)據(jù)而不會消失。
[0005]再者，在數(shù)據(jù)辨識模式時，使用者可將手指120接觸于電容感應(yīng)器102的感測區(qū)域122，使得感應(yīng)電路(未繪示)獲得手指120的第一掃描數(shù)據(jù)。再者，處理電路106會比較第一掃描數(shù)據(jù)與存儲器104中存儲的使用者掃描數(shù)據(jù)。當(dāng)處理電路106確認數(shù)據(jù)相符時，則處理電路106控制輸出入界面電路108輸出一確認信號。反之，當(dāng)處理電路106確認數(shù)據(jù)不相符時，貝1J處理電路106控制輸出入界面電路108輸出一未確認信號。
[0006]舉例來說，假設(shè)指紋辨識系統(tǒng)100為門鎖指紋辨識系統(tǒng)，則電子鎖接收到確認信號后，即可解除鎖定狀態(tài)而開啟大門；反之，當(dāng)電子鎖接收到未確認信號后，則維持在鎖定狀態(tài)而無法開啟大門。
[0007]由于指紋辨識系統(tǒng)100中各個電子元件的制作工藝都不相同。所以指紋辨識系統(tǒng)100的制造廠商需要各別購買電容感應(yīng)器102、存儲器104、處理電路106、與輸出入界面電路108。再者，在電路板110上設(shè)計布局線路(layout trace)并固定上述的電子元件于電路板110后，將使得這些電路元件之間能夠彼此電連接并正常運作。

【發(fā)明內(nèi)容】

[0008]本發(fā)明的主要目的在于提出一種整合型電容感應(yīng)模塊及其相關(guān)系統(tǒng)。利用半導(dǎo)體的邏輯電路制作工藝(logic circuit process)，又稱CMOS制作工藝，至少將電容感應(yīng)器與存儲器同時制作于相同的基板上，成為整合型電容感應(yīng)模塊。
[0009]為達上述目的，本發(fā)明提供一種整合型電容感應(yīng)模塊，包括:一硅基板，該硅基板內(nèi)同時形成一內(nèi)嵌式存儲器與一感應(yīng)電路；一第一層間介電層，覆蓋于該娃基板；多個電連接層，堆疊于該第一層間介電層上；一屏蔽層，形成于該些電連接層上；一第二層間介電層，覆蓋于該屏蔽層；一下感應(yīng)電極層，形成于該第二層間介電層上；一第三層間介電層，覆蓋于該下感應(yīng)電極層；一上感應(yīng)電極層，形成于該第三層間介電層上；以及一保護鍍膜層，覆蓋上感應(yīng)電極層；其中，該上感應(yīng)電極層與該下感應(yīng)電極層經(jīng)由該些電連接層，電連接至該感應(yīng)電路。
[0010]本發(fā)明還提供一種系統(tǒng)，包括:一整合型電容感應(yīng)模塊，包括一內(nèi)嵌式存儲器與一電容感應(yīng)器，整合于一硅基板上；以及一處理電路，電連接至該整合型電容感應(yīng)模塊，其中，該處理電路控制該電容感應(yīng)器產(chǎn)生一使用者掃描數(shù)據(jù)，并存儲于該內(nèi)嵌式存儲器中。
[0011]為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉優(yōu)選實施例，并配合所附的附圖，作詳細說明如下:
【附圖說明】
[0012]圖1為指紋辨識系統(tǒng)示意圖；
[0013]圖2A至圖2C為一次編程非揮發(fā)性存儲器及其等效電路圖；
[0014]圖3A至圖3D為多次編程非揮發(fā)性存儲器及其等效電路圖；
[0015]圖4A至圖4C為另一種一次編程非揮發(fā)性存儲器及其等效電路圖；
[0016]圖5A至圖5E為本發(fā)明整合型電容感應(yīng)模塊的制作流程示意圖；
[0017]圖6為利用本發(fā)明整合型電容感應(yīng)模塊所形成的系統(tǒng)的運作示意圖。
[0018]符號說明
[0019]21:p型源極摻雜區(qū)域
[0020]22:p型漏極摻雜區(qū)域
[0021]23:p型第二摻雜區(qū)域
[0022]24:選擇柵極
[0023]26:浮動?xùn)艠O
[0024]31、32、33:p 型摻雜區(qū)域
[0025]34:選擇柵極
[0026]35:抹除柵區(qū)域
[0027]36:浮動?xùn)艠O
[0028]38:n型摻雜區(qū)域
[0029]39:隔離結(jié)構(gòu)
[0030]100:指紋辨識系統(tǒng)
[0031]102:電容感應(yīng)模塊
[0032]104:存儲器
[0033]106:處理電路
[0034]108:輸出入界面電路
[0035]110:電路板
[0036]120:手指
[0037]122:感測區(qū)域
[0038]410:P 型阱區(qū)
[0039]411、421:柵極氧化層
[0040]412、422、432:多晶硅柵極
[0041]441、442:N 型擴散區(qū)
[0042]451、452、453、454:接觸點
[0043]510:娃基板
[0044]512:降噪電路
[0045]514:內(nèi)嵌式存儲器
[0046]516:感應(yīng)電路
[0047]520:第一層間介電層
[0048]521?52m:電連接層
[0049]521a ?52ma:金屬層
[0050]521b?52mb:金屬層間介電層
[0051]530:屏蔽層
[0052]532:第二層間介電層
[0053]533:第三層間介電層
[0054]541:下感應(yīng)電極層
[0055]542:上感應(yīng)電極層
[0056]545:保護鍍膜層
[0057]602:電容感應(yīng)模塊
[0058]606:處理電路
[0059]608:輸出入界面電路
[0060]610:電路板
[0061]620:手指
[0062]622:感測區(qū)域
【具體實施方式】
[0063]眾所周知，非揮發(fā)性存儲器是由浮動?xùn)啪w管(floating gate transistor)所組成。而制作浮動?xùn)啪w管的過程中，需要在柵極結(jié)構(gòu)制作二個柵極，亦即浮動?xùn)艠O(floating gate)與控制柵極(control gate)。因此，傳統(tǒng)結(jié)構(gòu)的浮動?xùn)艠O晶體管并無法相容于現(xiàn)今半導(dǎo)體的邏輯電路制作工藝(logic circuit process)。
[0064]本發(fā)明提出一種相容于半導(dǎo)體的邏輯電路制作工藝的單多晶硅浮動?xùn)啪w管(singlepoly floating gate transistor)，并由該單多晶娃浮動?xùn)啪w管組成非揮發(fā)性存儲器。再者，根據(jù)單多晶硅浮動?xùn)啪w管的結(jié)構(gòu)差異，更可將非揮發(fā)性存儲器區(qū)分為一次編程(one time programming，簡稱OTP)非揮發(fā)性存儲器或者多次編程(mult1-timesprogramming，簡稱MTP)非揮發(fā)性存儲器。以下詳細說明之。
[0065]請參照圖2A至圖2C，其所繪示為一次編程非揮發(fā)性存儲器及其等效電路圖。其中，圖2A為剖視圖；圖2B為上視圖；圖2C為等效電路圖。
[0066]—次編程非揮發(fā)性存儲器包括二個串接(serially connected)的P型晶體管。第一P型晶體管作為選擇晶體管(select transistor)，其選擇柵極(select gate) 24可作為字線(word line)，并連接至一選擇柵極電壓(select gate voltage，VSG)，p型源極摻雜區(qū)域(P type source doped reg1n) 21 連接至源極線電壓(source line voltage，VSL)。再者，P型漏極摻雜區(qū)域22可視為第一 p型晶體管的p型漏極摻雜區(qū)域(p type drain dopedreg1n)與第二 p型晶體管的p型第一摻雜區(qū)域相互連接。
[0067]第二 P型晶體管即為浮動?xùn)艠O晶體管，該第二 P型晶體管上方包括一浮動?xùn)艠O26，其P型第二摻雜區(qū)域23連接至位線電壓(bit line voltage，VBL)。再者，該二 p型晶體管是制作于一 N型講區(qū)(N-well，NW)其連接至一 N型講區(qū)電壓(N-well voltage，VNW)。
[0068]基本上，經(jīng)由適當(dāng)?shù)乜刂七x擇柵極電壓(VSG)、源極線電壓(VSL)、位線電壓(VBL)、以及N型阱區(qū)電壓(VNW)即可以使一次編程非揮發(fā)性存儲器進入編程周期(programcycle)、或者讀取周期(read cycle)。換句話