半導(dǎo)體結(jié)構(gòu)的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明是有關(guān)于一種半導(dǎo)體結(jié)構(gòu)，且特別是有關(guān)于一種存儲器結(jié)構(gòu)。
【背景技術(shù)】
[0002]近年來半導(dǎo)體元件的結(jié)構(gòu)不斷地改變，且元件的存儲器儲存容量也不斷增加。存儲裝置被使用于許多產(chǎn)品之中，例如MP3播放器、數(shù)碼相機、計算機檔案等等的儲存元件中。隨著應(yīng)用的增加，對于存儲裝置的需求也趨向較小的尺寸、較大的記憶容量。因應(yīng)這種需求，是需要制造高元件密度及具有小尺寸的存儲裝置。
[0003]因此，設(shè)計者們無不致力于開發(fā)一種三維存儲裝置，不但具有許多疊層平面而達(dá)到更高的記憶儲存容量，具有更微小的尺寸，同時具備良好的特性與穩(wěn)定性。

【發(fā)明內(nèi)容】

[0004]根據(jù)一實施例，公開一種半導(dǎo)體結(jié)構(gòu)，其包括一導(dǎo)電條紋、一導(dǎo)電層、一第一介電層、與一第二介電層。第一介電層介于交錯配置的導(dǎo)電條紋與導(dǎo)電層之間。第二介電層不同于第一介電層，并與第一介電層鄰接在導(dǎo)電條紋的同一側(cè)壁的不同位置上。
[0005]根據(jù)另一實施例，公開一種半導(dǎo)體結(jié)構(gòu)，其包括一導(dǎo)電層、一第一介電層、與一導(dǎo)電條紋。導(dǎo)電條紋通過第一介電層分開自與導(dǎo)電條紋交錯配置的導(dǎo)電層。導(dǎo)電條紋包括一第一導(dǎo)電部分、一第二導(dǎo)電部分、及該第一導(dǎo)電部分與該第二導(dǎo)電部分之間的一曲表面。
[0006]根據(jù)又另一實施例，公開一種半導(dǎo)體結(jié)構(gòu)，其包括一導(dǎo)電層、一導(dǎo)電條紋、與一第一介電層。導(dǎo)電層具有相對的一第一側(cè)壁與一第二側(cè)壁、及第一側(cè)壁與第二側(cè)壁之間的一第三側(cè)壁。第一介電層分開交錯配置的導(dǎo)電條紋導(dǎo)電層。第一介電層位于導(dǎo)電層的第一側(cè)壁與第二側(cè)壁上的厚度是大于位于第三側(cè)壁上的厚度。
【附圖說明】
[0007]圖1A至圖1lA繪示根據(jù)一實施例的半導(dǎo)體結(jié)構(gòu)的制造流程。
[0008]圖12繪示根據(jù)一實施例的半導(dǎo)體結(jié)構(gòu)其導(dǎo)電層、導(dǎo)電條紋與第一介電層的上視圖。
[0009]【符號說明】
[0010]102:底絕緣層
[0011]104:導(dǎo)電薄膜
[0012]106:介電薄膜
[0013]108:源極接觸插塞
[0014]110:第一穿孔
[0015]Il2:穿孔
[0016]114:穿孔
[0017]116:導(dǎo)電條紋
[0018]118:導(dǎo)電連接
[0019]120:導(dǎo)電板
[0020]122:第一介電層
[0021]124:上表面
[0022]126:表面
[0023]127:曲表面
[0024]128:側(cè)壁
[0025]130:導(dǎo)電層
[0026]132:掩模層
[0027]134A、134B:第二穿孔
[0028]136:音叉狀穿孔
[0029]138:導(dǎo)電層
[0030]140:條紋部分
[0031]142:第二介電層
[0032]144:第一側(cè)壁
[0033]146:第二側(cè)壁
[0034]148:側(cè)壁
[0035]149:表面
[0036]150:側(cè)壁
[0037]152:第一導(dǎo)電部分
[0038]154:第二導(dǎo)電部分
[0039]156:第三側(cè)壁
[0040]158:掩模層
[0041]160:側(cè)壁
[0042]162:側(cè)壁
[0043]164:側(cè)壁
[0044]166:開口
[0045]168:導(dǎo)電接觸
[0046]T1、T2、T3:厚度
[0047]D1、D2、D3:尺寸
[0048]S1:第一間距
[0049]S2:第二間距
[0050]S3:第二間距
【具體實施方式】
[0051]圖1A至圖1lA繪示根據(jù)一實施例的半導(dǎo)體結(jié)構(gòu)的制造流程。
[0052]請參照圖1A與圖1B，其分別繪示疊層結(jié)構(gòu)的上示圖與剖面圖。疊層結(jié)構(gòu)包括交錯形成在底絕緣層102上的導(dǎo)電薄膜104與介電薄膜106。實施例中，疊層結(jié)構(gòu)的最頂層為介電薄膜106，而為了清楚說明本發(fā)明，圖示是以導(dǎo)電薄膜104示意疊層結(jié)構(gòu)的區(qū)域，此后不再贅述。
[0053]底絕緣層102可形成在半導(dǎo)體基底(未繪示)上。半導(dǎo)體基底可包括硅基底、絕緣層上覆硅(SOI)、或其他合適的基底材料。一實施例中，底絕緣層102與介電薄膜106為氧化物例如氧化硅。然本發(fā)明并不限于此。其他實施例中，底絕緣層102與介電薄膜106可分別包括單一層結(jié)構(gòu)或多層結(jié)構(gòu)的氧化物、氮化物、或氮氧化物，例如氧化硅、氮化硅、氮氧化硅、或其他合適的介電材料。導(dǎo)電薄膜104可包括多晶硅或其他合適的導(dǎo)電材料。
[0054]請參照圖1A，于疊層結(jié)構(gòu)中形成源極接觸插塞108，其電性連接至不同階層的導(dǎo)電薄膜104。源極接觸插塞108的形成方法可包括，例如刻蝕工藝在疊層結(jié)構(gòu)中形成穿孔，并填充導(dǎo)電材料例如多晶硅或金屬至穿孔中而形成。
[0055]請參照圖2A與圖2B，于疊層結(jié)構(gòu)中形成第一穿孔110、穿孔112與穿孔114，以圖案化疊層結(jié)構(gòu)。圖案化后的疊層結(jié)構(gòu)具有往Z方向連續(xù)延伸、且互相分開的多個條紋疊層(其包括導(dǎo)電條紋116)，以及往X方向延伸、且鄰接在條紋疊層(或?qū)щ姉l紋116)之間的多個連接疊層(其包括導(dǎo)電連接118)。條紋疊層(導(dǎo)電條紋116)也可鄰接板疊層(其包括導(dǎo)電板120)。一實施例中，舉例來說，連接疊層(或?qū)щ娺B接118)在Z軸方向上的尺寸Dl為0.05 μ m,板疊層(或?qū)щ姲?20)的尺寸D2為0.5 μ m。
[0056]請參照圖3A至圖3C，可形成第一介電層122于第一穿孔110露出的疊層結(jié)構(gòu)上、與疊層結(jié)構(gòu)的上表面124上。第一介電層122可包括ONO結(jié)構(gòu)、0Ν0Ν0結(jié)構(gòu)、0Ν0Ν0Ν0結(jié)構(gòu)、或由隧穿材料(tunneling material) /捕捉材料(trapping material) / 阻擋材料(blockingmaterial)構(gòu)成的材料層,應(yīng)用于與非門(NAND)的儲存材料。其中為清楚表示，第一介電層122在圖3A與圖3C僅繪示位于第一穿孔110中的部分。請參照圖3C，其顯示四個第一穿孔110附近區(qū)域的放大圖。實施例中，第一穿孔110是通過光刻技術(shù)，使用刻蝕工藝而形成。所形成往Z方向延伸的長條形第一穿孔110在短側(cè)壁126與長側(cè)壁128之間的轉(zhuǎn)角處具有曲表面127，此輪廓會使得后續(xù)沉積形成的第一介電層122，由于沉積速率不同，造成其在曲表面127上的厚度Tl是大于在第一穿孔110的短側(cè)壁126與長側(cè)壁128上實質(zhì)相等的厚度T2與厚度T3。
[0057]請參照圖4A至圖4C，將導(dǎo)電層130填充至第一穿孔110中，并形成在疊層結(jié)構(gòu)的上表面124上的第一介電層122上。導(dǎo)電層130可包括多晶娃、或其他合適的材料。為了清楚說明本發(fā)明，導(dǎo)電層130在圖4A與圖4C中僅繪示出第一穿孔110中的部分，而未顯示出疊層結(jié)構(gòu)的上表面124上的部分。
[0058]請參照圖5A至圖5B，形成圖案化的掩模層132例如光刻膠在導(dǎo)電層130上。
[0059]請參照圖6A與圖6B，將掩模層132的第二穿孔134A、134B與音叉狀穿孔136向下轉(zhuǎn)移至導(dǎo)電層130、第一介電層122與疊層結(jié)構(gòu)。一實施例中，是使用對導(dǎo)電層130、第一介電層122與疊層結(jié)構(gòu)(包括圖1B所示的導(dǎo)電薄膜104與介電薄膜106的材料)具有低刻蝕選擇比的刻蝕工藝進(jìn)行轉(zhuǎn)移步驟。
[0060]請參照圖7A至圖7C，在掩模層132(圖6A與圖6B)移除之后，導(dǎo)電層130留下的部分包括，往Z方向延伸、且互相分開的導(dǎo)電層138，以及鄰接在導(dǎo)電層138之間的條紋部分140，其中條紋部分140是與下方的條紋疊層(導(dǎo)電條紋116)重疊。為清楚說明，圖7C并未繪示導(dǎo)電層138位于疊層結(jié)構(gòu)的上表面124上的部分。
[0061]將第二介電層142填充至第二穿孔134A、134B與音叉狀穿孔136中。實施例中，第一介電層122是不同于第二介電層142。舉例來說，第一介電層122為多層介電結(jié)構(gòu)，例如氧化物-氮化物-氧化物(ONO)、氧化物-氮化物-氧化物-氮化物-氧化物(0Ν0Ν0)結(jié)構(gòu)，或由隧穿材料(tunneling material)/捕捉材料(trapping material)/阻擋材料(blocking material)構(gòu)成的材料層,應(yīng)用于與非門(NAND)的儲存材料。第二介電層142為單一層介電結(jié)構(gòu)，例如單一層氧化物。然本發(fā)明并不限于此，不同的介電層亦可指具有不同材料的單一介電薄膜，或者不同數(shù)目的多層介電結(jié)構(gòu)。介電層亦可包括其他合適的介電材料。
[0062]請參照圖7C，其繪示疊層結(jié)構(gòu)的一導(dǎo)電薄膜階層，鄰近四個第一穿孔110的區(qū)域放大圖。轉(zhuǎn)移第二穿孔134A的工藝，是移除與導(dǎo)電條紋116電性連接的導(dǎo)電連接118(圖5A)，因此，藉此步驟留下的導(dǎo)電條紋116是彼此間電性隔離。第二穿孔134B是移除第一穿孔110中部分的導(dǎo)電層138，藉此將導(dǎo)電層138分割成多個互相分離的區(qū)塊。
[0063]請參照圖7C，舉例來說，第二穿孔134B的刻蝕工藝是期望能停止在第一介電層122的內(nèi)部分，例如氧化物-氮化物-氧化物-氮化物-氧化物(0Ν0Ν0)中的ONO內(nèi)層。而在某些情況下，刻蝕工藝會蝕穿0Ν0Ν0結(jié)構(gòu)。因此，實施例中，第二穿孔134B的尺寸D3(X方向上的寬度)是實質(zhì)上對準(zhǔn)、或超過第一穿孔110中導(dǎo)電層138的第一側(cè)壁144與第二側(cè)壁146，或可能超過第一穿孔110的長側(cè)壁128。
[0064]一些實施例中，光刻掩模對應(yīng)第二穿孔134A與第二穿孔134B位置的圖案具有相同的輪廓，因此不具選擇性的刻蝕工藝能形成出輪廓實質(zhì)上相同的第二穿孔134A與第二穿孔134B。
[0065]因此，一實施例中，形成的第二穿孔134A其側(cè)壁148、150實質(zhì)上分別對準(zhǔn)導(dǎo)電層138的第一側(cè)壁144、第二側(cè)壁146，或者超過第一側(cè)壁144、第二側(cè)壁146而未到達(dá)對準(zhǔn)第一穿孔110的長側(cè)壁128的程度。這使得導(dǎo)電條紋