有:
[0036]-ρ阱層，其與ρ溝道IGFET的ρ阱以及雙極型ηρη晶體管的集電極層相鄰。ρ型基極層被集電極層包圍且Ρ阱層圍繞集電極層，且與隱埋的η型層接觸，所述ρ阱層在IGFET與ηρη雙極型晶體管之間提供器件隔離；
[0037]-低電阻率互連層，其從漏極層延伸到基極層，形成低電阻率互連且同時(shí)提供到基極層的歐姆接觸。
[0038]低電阻率互連層布置成至少部分在η阱上方，至少部分在集電極層上方且至少部分在ρ阱層上方。
[0039]根據(jù)另外的實(shí)施方案，橫向IGBT晶體管的半導(dǎo)體襯底包括隱埋的氧化層并且絕緣層由在整個(gè)襯底上延伸的氧化層形成。
[0040]根據(jù)另外的實(shí)施方案，橫向IGBT晶體管的互連層設(shè)置有開(kāi)口，以允許接觸到集電極層。
[0041]根據(jù)又一另外的實(shí)施方案，互連層136c被低電阻率的硅化物層分路。
[0042]根據(jù)又一可能的另外的實(shí)施方案，互連層由從IGFET的漏極層到雙極型晶體管的基極層橫跨的金屬橋替代。
[0043]如果互連層由圖2中的金屬橋?qū)?30替代，它可以被連接到在發(fā)射極層145處的最高的電勢(shì)，而不是跟隨隨電容量變化而變化的基極電勢(shì)。另外，層125a可以從層120收回。
[0044]對(duì)于圖3中的ρ溝道器件，層220可以從層230a收回，使得層225將與襯底115接觸且其通常處于接地電勢(shì)。
[0045]根據(jù)又一另外的實(shí)施方案，橫向IGBT晶體管設(shè)置有圍繞發(fā)射極和集電極接觸層的氧化隔離層。
[0046]抗閂鎖性是關(guān)鍵的性能優(yōu)點(diǎn)，且其與在例如圖2中的橫向ρηρ晶體管的抑制的增益有關(guān)，其中層145是發(fā)射極層，136c是基極層，且125是集電極層?；鶚O層的低電阻率將有效地抑制晶體管的增益且相關(guān)的集電極電流將是零。
[0047]這也將避免層135相對(duì)于層125a被正向偏置，而這是閂鎖的第一步。這也將急劇地減小襯底電流，這是另一關(guān)鍵的性能優(yōu)點(diǎn)。
[0048]抗閂鎖性將允許雙極型晶體管102的增益針對(duì)典型地甚高增益100-500進(jìn)行優(yōu)化。
[0049]雙極型晶體管102可以進(jìn)一步優(yōu)選地驅(qū)動(dòng)處于達(dá)林頓連接的類似ηρη晶體管202的基極，其中增益被成倍增加至超過(guò)10000。
[0050]利用該內(nèi)部放大，器件可以被用于功率管理和信號(hào)放大，以及如近場(chǎng)通信、傳感器應(yīng)用中的光電和充電檢測(cè)的許多其他類型的電子電路。
[0051]此外，圖2中的η溝道器件可以容易地與圖3中的ρ溝道器件結(jié)合在相同的芯片上。
[0052]為了進(jìn)一步改進(jìn)用于例如功率管理的電壓能力，IGFET可以具有擴(kuò)展的漏極的類型。
[0053]在優(yōu)選的實(shí)施方案中，可以在如由代工廠提供的標(biāo)準(zhǔn)低壓CMOS工藝中實(shí)現(xiàn)該器件。并且因此可以容易地與標(biāo)準(zhǔn)CMOS邏輯和模擬功能結(jié)合。
【附圖說(shuō)明】
[0054]雖然在所附的權(quán)利要求書(shū)中具體地給出了本發(fā)明的新穎特征，但是根據(jù)隨后的詳細(xì)描述和附圖，本發(fā)明的組織結(jié)構(gòu)和內(nèi)容將得到更好的理解和闡釋，在附圖中:
[0055]圖1A是描繪典型的現(xiàn)有技術(shù)的橫向絕緣柵雙極型晶體管(LIGBT)的截面?zhèn)纫晥D，以及
[0056]圖1B是圖1A中的現(xiàn)有技術(shù)器件的等效電路。
[0057]圖2示意性表示根據(jù)本發(fā)明的第一實(shí)施方案的IGBT的結(jié)構(gòu)。
[0058]圖3示意性表示根據(jù)本發(fā)明的第二實(shí)施方案的IGBT的結(jié)構(gòu)。
[0059]圖4示意性表示根據(jù)本發(fā)明的第三實(shí)施方案的IGBT的結(jié)構(gòu)。
[0060]圖5示意性表示根據(jù)本發(fā)明的第四實(shí)施方案的IGBT的結(jié)構(gòu)。
【具體實(shí)施方式】
[0061 ] 現(xiàn)在將在示出其實(shí)施方案的附圖的幫助下解釋本發(fā)明。
[0062]在圖2中示出了橫向N溝道IGBT晶體管100的優(yōu)選實(shí)施方案，其容易與目前發(fā)展水平的CMOS技術(shù)結(jié)合。所述的IGBT包括IGFET晶體管101，如下文所描述的，IGFET晶體管101被電連接到雙極型ρηρ晶體管102的基極。
[0063]襯底115包括硅片，其上方有或沒(méi)有外延層。所述襯底115優(yōu)選地為(100)方向。在本發(fā)明的實(shí)施方案中，襯底115還可以是絕緣體上硅(SOI)襯底。在使用SOI襯底的情況下，省略層120。
[0064]在襯底的一部分中，形成隱埋的η型層120，該隱埋的η型層120具有量級(jí)在1 μπι的典型厚度和在1.?ο17至1.10 19cm 3的范圍中的典型摻雜濃度。在層120的一部分的上方，形成了到達(dá)表面的P型層125b。所述層125b具有大約0.6 μπι的厚度和大約1.1018αιι3的摻雜濃度。層125b將形成雙極型ρηρ晶體管的集電極。
[0065]在層125b中，形成了到達(dá)表面且形成雙極型ρηρ晶體管的基極的η型層127b。η型基極層127b具有在5.1017到5.10 18cm 3的范圍中的摻雜濃度，且基極集電極結(jié)在表面之下大約0.3 μπι處。所述η型基極層127b被集電極層125b包圍。在層127b中，形成了到達(dá)表面的P+層145。所述p+層的結(jié)深度是大約0.2μπι，且該層具有5.1019cm3的典型的表面摻雜濃度。所述由基極層127b包圍的層形成了雙極型ρηρ晶體管的發(fā)射極。
[0066]η型IGFET晶體管位于Ρ阱125a中，其溝道層126在半導(dǎo)體表面的附近，就在柵極結(jié)構(gòu)156的下方。n+層135形成IGFET的源極并且n+層136a形成IGFET的漏極。所述Π+層的結(jié)深度是大約0.2 μ m且該層具有5.1019到1.10 2Ccm 3的典型的表面濃度。具有典型的0.2 μ m結(jié)深度和5.1019cm 3的典型的表面摻雜濃度的p+層140將充當(dāng)襯底接觸部。
[0067]η型IGFET通過(guò)η型層130與雙極型晶體管分開(kāi)，該η型層130位于層120上方且接觸層120。所述層到達(dá)表面且豎直地圍繞形成ρηρ晶體管的集電極的ρ型層125b。所述層的厚度是大約0.4 μπι且摻雜濃度是大約1.10lscm3。在層130的上方是低電阻率互連層136c，低電阻率互連層136c被布置成延伸到層125a和125b中以將層136a和136b互連，層136a和136b形成器件的相應(yīng)的漏極和基極接觸層。
[0068]層130將把雙極型ρηρ晶體管從襯底與層120 —起隔離。高摻雜的漏極層136a形成到IGFET的歐姆接觸，且高摻雜的層136b形成到ρηρ晶體管的基極層127b的歐姆接觸，其中層145是發(fā)射極且層125b是集電極。n+層136c在到達(dá)層125b之前包含開(kāi)口，留下用于以P+層接觸集電極層的空間142。所述互連層的表面優(yōu)選地由低電阻率的硅化物層(例如，TiSi2、CoSi2、NiSi)分路(shunt)。如在圖2中所指示，ρ型層125a、接觸p+層140、n+源極135、柵極電極156和漏極層136a可以關(guān)于穿過(guò)發(fā)射極的豎直平面122而鏡像。對(duì)于圖2中器件的優(yōu)選實(shí)施方案，對(duì)于大約0.4 μπι的基極寬度，驗(yàn)證到了超過(guò)100的增益，這意味著存在許多改進(jìn)空間。在圖3中，示出了橫向ρ溝道IGBT晶體管200的優(yōu)選實(shí)施方案，其可以容易地與目前發(fā)展水平的CMOS技術(shù)相結(jié)合。所述IGBT包括ρ型IGFET晶體管201，如下文所描述，該P(yáng)型IGFET晶體管201被電連接到雙極型ηρη晶體管202的基極。
[0069]該器件包括如上文所描述的ρ型娃襯底115。在襯底的一部分中，形成了具有量級(jí)在1 μπι的典型厚度和在1.1017至1.10 19cm 3的范圍中的典型摻雜濃度的隱埋η型層220。在層220的一部分的上方，形成了到達(dá)表面的η型層230b。所述層230b具有大約0.4 μπι的厚度和大約1.10lscm 3的摻雜濃度。層230b將形成雙極型ηρη晶體管的集電極。
[0070]在層230b中，形成了到達(dá)表面并形成了雙極型ηρη晶體管的基極的ρ型層227b。P型基極層227b具有在5.101? 5.10 18cm 3范圍中的摻雜濃度且基極集電極結(jié)大約在表面下方0.4 μπι處。所述ρ型基極層227b由集電極層230b包圍。