不同點(diǎn)在于，代替該晶體管的n+漏極區(qū)域DR而形成有P+集電極區(qū)域CR、以及LDMOS晶體管的η +源極區(qū)域SR作為η +發(fā)射極區(qū)域ER發(fā)揮作用等。
[0133]另外圖35所示的IGBT的構(gòu)成中，上述以外的構(gòu)成與圖2所示的LDMOS晶體管的構(gòu)成幾乎相同，所以對(duì)相同的要素標(biāo)注相同的附圖標(biāo)記，不重復(fù)其說(shuō)明。
[0134](變形例2)
[0135]上述實(shí)施方式I?4中關(guān)于LDMOS晶體管進(jìn)行了說(shuō)明，在凹部CPl與凹部CP2之間形成有襯底凸部CV、CV1、CV2(活性區(qū)域ΑΑ、ΑΑ1、ΑΑ2)的構(gòu)成也能夠如圖36所示那樣適用于橫向雙向晶體管。參照?qǐng)D36，該橫向雙向晶體管主要具有:形成于半導(dǎo)體襯底SUB的主表面的一對(duì)η型阱區(qū)域DRI ;形成于該一對(duì)η型阱區(qū)域DRI之間的ρ型阱區(qū)域WL;—對(duì)源極/漏極區(qū)域用的雜質(zhì)區(qū)域IP ;柵極絕緣膜GI ;柵電極層GE。
[0136]在半導(dǎo)體襯底SUB的內(nèi)部形成有η型埋入層BL。在半導(dǎo)體襯底SUB內(nèi)，且在η型埋入層BL的主表面?zhèn)?，以與η型埋入層構(gòu)成ρη結(jié)的方式形成有p—外延區(qū)域ΕΡ。
[0137]在半導(dǎo)體襯底SUB內(nèi)，且在ρ—外延區(qū)域EP的主表面?zhèn)龋纬捎幸粚?duì)η型阱區(qū)域DRI和P型阱區(qū)域WL。該η型阱區(qū)域DRI與p—外延區(qū)域ΕΡ2之間構(gòu)成在沿著主表面的方向上延伸的Pn結(jié)。ρ型阱區(qū)域WL以位于一對(duì)η型阱區(qū)域DRI之間、并且與p—外延區(qū)域EP相接觸的方式形成，且具有比p—外延區(qū)域EP高的ρ型雜質(zhì)濃度。
[0138]在半導(dǎo)體襯底SUB的主表面上形成有例如具有STI構(gòu)造的元件分離構(gòu)造。該STI構(gòu)造的元件分離構(gòu)造具有凹部CP1、CP2、CP、和元件分離絕緣膜SI。凹部CP1、CP2、CP分別形成于半導(dǎo)體襯底SUB的主表面上。元件分離絕緣膜SI形成為埋入凹部CP1、CP2、CP各自的內(nèi)部。
[0139]凹部CPl (第一凹部)、凹部CP2(第二凹部)及凹部CP形成于η型阱區(qū)域DRI內(nèi)的主表面上，形成得比η型阱區(qū)域DRI淺。
[0140]一對(duì)源極/漏極區(qū)域用的雜質(zhì)區(qū)域IP分別形成于被凹部CP2與凹部CP夾著的半導(dǎo)體襯底SUB的主表面上，并且具有比η型漂移區(qū)域DRI高的η型雜質(zhì)濃度。
[0141]柵電極層GE隔著柵極絕緣膜GI形成在一對(duì)η型阱區(qū)域DRI之間所夾著的ρ型阱區(qū)域WL上。該柵電極層GE的一部分置于埋入凹部CPl內(nèi)的元件分離絕緣膜SI上。以分別電連接于一對(duì)源極/漏極區(qū)域用的雜質(zhì)區(qū)域IP的方式在半導(dǎo)體襯底SUB的主表面上形成為作為電極的導(dǎo)電層CL。
[0142]在上述的構(gòu)成中，在半導(dǎo)體襯底SUB的主表面上，在凹部CPl與凹部CP2之間配置有襯底凸部CV。在該襯底凸部CV上未形成元件分離絕緣膜SI，襯底凸部CV的主表面成為活性區(qū)域AA。即，凹部CPl與凹部CP2通過活性區(qū)域AA在主表面上分離。在本實(shí)施方式中，在該活性區(qū)域AA的主表面上形成有η型阱區(qū)域DRI。另外在本實(shí)施方式中，柵電極層GE延伸到活性區(qū)域AA上。
[0143]在上述的橫向雙向晶體管中也能夠得到與實(shí)施方式I?4相同的作用效果。
[0144](變形例3)
[0145]在上述內(nèi)容中作為元件分離構(gòu)造關(guān)于STI構(gòu)造進(jìn)行了說(shuō)明，但也可以如圖37所示那樣，元件分離絕緣膜SI由通過LOCOS(LOCal Oxidat1n of Silicon:娃的局部氧化)法形成的硅氧化膜構(gòu)成。
[0146]另外如圖37所示的構(gòu)成中，上述以外的構(gòu)成與圖2所示的構(gòu)成大致相同，所以對(duì)相同的要素標(biāo)注相同的附圖標(biāo)記，不重復(fù)其說(shuō)明。
[0147]在作為元件分離構(gòu)造使用了通過LOCOS法形成的硅氧化膜的情況下，也能夠得到與實(shí)施方式I?4相同的作用效果。
[0148](變形例4)
[0149]在上述內(nèi)容中關(guān)于在襯底凸部CV上未形成元件分離絕緣膜SI，成為活性區(qū)域AA的構(gòu)成進(jìn)行了說(shuō)明，但也可以如圖38所示那樣在襯底凸部CV上形成元件分離絕緣膜SI。具體來(lái)說(shuō)，形成于襯底凸部CV上的凹部CP4形成得比凹部CP1、CP2淺，由此，在凹部CPl及凹部CP2之間形成有襯底凸部CV。
[0150]另外圖38所示的構(gòu)成中，上述以外的構(gòu)成與圖2所示的構(gòu)成大致相同，所以對(duì)相同的要素標(biāo)注相同的附圖標(biāo)記，不重復(fù)其說(shuō)明。
[0151]接下來(lái)，關(guān)于研宄了在圖38所示的本變形例的構(gòu)成中使凹部CP4的深度D變化時(shí)的導(dǎo)通耐壓(Bvon)、導(dǎo)通電阻(Rsp)及截止耐壓(Bvoff)的結(jié)果，使用圖39?圖41進(jìn)行說(shuō)明。
[0152]圖39?圖41所示的模擬是，將本實(shí)施方式的STI寬度(圖2)及比較例的STI寬度(圖3)分別設(shè)為1.7 μ m，將柵極重疊量GF設(shè)為0.7 μ m，并且將凹部CP1、CP2的深度設(shè)為0.3 μπι來(lái)進(jìn)行的。因此，圖39?圖41的各自的凹部CP4的深度D設(shè)為0.3 μπι的狀態(tài)意味著成為圖3 (比較例)的狀態(tài)，另外凹部CP4的深度D設(shè)為O μπι的狀態(tài)意味著成為圖2 (實(shí)施方式I)的狀態(tài)。
[0153]參照?qǐng)D39?圖41明確了，即使在襯底凸部CV上形成凹部CP4，在該凹部CP4中埋入元件分離絕緣膜SI的情況下，也能夠與圖2所示那樣在襯底凸部CV上沒有凹部CP4的構(gòu)成(深度DSOym)相同地，與比較例(深度D為0.3μπι)相比提高導(dǎo)通耐壓，并且能夠減小導(dǎo)通電阻。另外明確了如果凹部CP4的深度D為0.15 μm以下，則能夠得到與圖2所示的構(gòu)成(深度D為O μπι)大致相同的導(dǎo)通耐壓及導(dǎo)通電阻。
[0154]因此如圖38所示那樣，即使是在襯底凸部CV上形成有元件分離絕緣膜SI的構(gòu)成，也能夠與圖2所示的構(gòu)成(深度D為O μπι)相同地，與比較例(深度D為0.3 μπι)相比提高導(dǎo)通耐壓，并且能夠減小導(dǎo)通電阻。
[0155](其它)
[0156]上述實(shí)施方式及變形例中關(guān)于η型LDMOS晶體管、η型雙向晶體管、及具有η+發(fā)射極區(qū)域的IGBT進(jìn)行了說(shuō)明，但是上述實(shí)施方式的構(gòu)成也能夠相同地適用于ρ型LDMOS晶體管、P型雙向晶體管、及具有P+發(fā)射極區(qū)域的IGBT。
[0157]另外上述實(shí)施方式及變形例能夠適當(dāng)?shù)亟M合。
[0158]以上，基于實(shí)施方式具體地說(shuō)明了由本發(fā)明人所完成的發(fā)明，但本發(fā)明不限定于上述實(shí)施方式，在不脫離其主旨的范圍內(nèi)當(dāng)然能夠進(jìn)行各種變更。
[0159]附圖標(biāo)記說(shuō)明
[0160]AA, AAl:活性區(qū)域，AR:ρ型雜質(zhì)區(qū)域，BL:η型埋入層，CL:導(dǎo)電層，CO:接觸區(qū)域，CP、CP1?CP4:凹部，CR:p+集電極區(qū)域，CV、CV1:襯底凸部，DR:n+漏極區(qū)域，DR1:n型漂移區(qū)域(η型阱區(qū)域)，EP、EP2:p_外延區(qū)域，ER:n+發(fā)射極區(qū)域，GE:柵電極層，GEl:追加導(dǎo)電層，G1:柵極絕緣膜，GIl:絕緣膜，IP:雜質(zhì)區(qū)域，S1:元件分離絕緣膜，SR:n+源極區(qū)域，SUB:半導(dǎo)體襯底，TR:晶體管，WL:p型阱區(qū)域。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，具有: 半導(dǎo)體襯底，其具有主表面，在所述主表面上具有第一凹部及第二凹部； 元件分離絕緣膜，其分別形成于所述第一凹部?jī)?nèi)及所述第二凹部?jī)?nèi)；以及一對(duì)雜質(zhì)區(qū)域，其成為在所述主表面上以?shī)A著所述第一凹部及所述第二凹部的方式形成的一對(duì)源極/漏極區(qū)域及一對(duì)發(fā)射極/集電極區(qū)域的某一對(duì)， 所述一對(duì)雜質(zhì)區(qū)域的一個(gè)區(qū)域?yàn)榈谝粚?dǎo)電類型， 所述半導(dǎo)體器件還具有: 第二導(dǎo)電類型的第一區(qū)域，其成為在所述一個(gè)區(qū)域和所述第一凹部之間的所述主表面上形成的溝道形成區(qū)域； 柵電極層，其隔著柵極絕緣膜形成在所述第一區(qū)域上，并且至少延伸到所述第一凹部?jī)?nèi)的所述元件分離絕緣膜上， 所述第一凹部及所述第二凹部配置成:夾著與所述第一凹部及所述第二凹部各自的底部相比向所述主表面?zhèn)韧怀龅囊r底凸部而相互相鄰。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述襯底凸部是被所述第一凹部及所述第二凹部夾著的活性區(qū)域， 所述活性區(qū)域的所述主表面具有比所述一個(gè)區(qū)域的所述主表面中的第一導(dǎo)電類型的雜質(zhì)濃度低的第一導(dǎo)電類型的雜質(zhì)濃度。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述襯底凸部是被所述第一凹部及所述第二凹部夾著的活性區(qū)域， 所述半導(dǎo)體器件還具有第二導(dǎo)電類型的第二區(qū)域，該第二區(qū)域形成于所述活性區(qū)域的所述主表面上。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于， 所述第二區(qū)域形成得比所述第一凹部及所述第二凹部淺。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其特征在于， 所述第二區(qū)域形成得比所述第一凹部及所述第二凹部深。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述襯底凸部是被所述第一凹部及所述第二凹部夾著的活性區(qū)域， 所述半導(dǎo)體器件還具有: 第二導(dǎo)電類型的第二區(qū)域，其形成于所述活性區(qū)域的所述主表面上； 第一導(dǎo)電類型的第三區(qū)域，其形成于所述活性區(qū)域的所述主表面上，且與所述第二區(qū)域相鄰。
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于， 所述襯底凸部是被所述第一凹部及所述第二凹部夾著的活性區(qū)域， 所述半導(dǎo)體器件還具有導(dǎo)電層，該導(dǎo)電層隔著絕緣膜形成在所述活性區(qū)域上。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于， 所述導(dǎo)電層與所述柵電極層分離地形成。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其特征在于， 所述導(dǎo)電層形成為與所述柵電極層成為一體。
【專利摘要】半導(dǎo)體襯底(SUB)在主表面上具有凹部(CP1)及凹部(CP2)。n+源極區(qū)域(SR)與n+漏極區(qū)域(DR)在主表面上夾著凹部(CP1)及凹部(CP2)。在n+源極區(qū)域(SR)與凹部(CP1)之間的主表面上形成有成為溝道形成區(qū)域的p-外延區(qū)域(EP)及p型阱區(qū)域(WL)。柵電極層(GE)隔著柵極絕緣膜(GI)形成在溝道區(qū)域上，并且延伸到凹部(CP1)內(nèi)的元件分離絕緣膜(SI)上。凹部(CP1)及凹部(CP2)配置成：夾著與凹部(CP1)及凹部(CP2)各自的底部相比向主表面?zhèn)韧怀龅囊r底凸部(CV)而相互相鄰。
【IPC分類】H01L21-336, H01L29-78
【公開號(hào)】CN104813452
【申請(qǐng)?zhí)枴緾N201380027705
【發(fā)明人】森隆弘
【申請(qǐng)人】瑞薩電子株式會(huì)社
【公開日】2015年7月29日
【申請(qǐng)日】2013年11月27日
【公告號(hào)】WO2015079511A1