半導(dǎo)體器件的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件，涉及例如具有橫向元件的半導(dǎo)體器件。
【背景技術(shù)】
[0002]橫向高耐壓MOS(LateralDiffused Metal Oxide Semiconductor:LDM0S，橫向擴(kuò)散金屬氧化物半導(dǎo)體)晶體管例如被日本特開2011-3608號公報(bào)(專利文獻(xiàn)I)公開。
[0003]在該公報(bào)記載的半導(dǎo)體器件中，形成有P+埋入?yún)^(qū)域，該P(yáng) +埋入?yún)^(qū)域形成于η +埋入?yún)^(qū)域和]^外延區(qū)域之間。該P(yáng)+埋入?yún)^(qū)域具有比IT外延區(qū)域高的P型雜質(zhì)濃度。由此抑制穿通(punch-through)的產(chǎn)生，耐壓維持得較高。
[0004]此外，在上述公報(bào)記載的半導(dǎo)體器件中，P—外延區(qū)域具有比P型主體區(qū)域低的P型雜質(zhì)濃度。由此，在擊穿狀態(tài)中，耗盡層從η型漂移區(qū)域和P—外延區(qū)域的ρη結(jié)向P —外延區(qū)域側(cè)擴(kuò)展，從而能夠變得高耐壓化。
[0005]現(xiàn)有技術(shù)文獻(xiàn)
[0006]專利文獻(xiàn)
[0007]專利文獻(xiàn)1:日本特開2011-3608號公報(bào)

【發(fā)明內(nèi)容】

[0008]根據(jù)上述公報(bào)記載的半導(dǎo)體器件，在LDMOS晶體管中能夠提高耐壓。然而，為了提供具有更優(yōu)異的元件特性的半導(dǎo)體器件，具有進(jìn)一步的改進(jìn)的余地。
[0009]其他課題和新的特征能夠從本說明書的記述及附圖得以明確。
[0010]在一個(gè)實(shí)施方式的半導(dǎo)體器件中，半導(dǎo)體襯底具有主表面，在該主表面上具有第一凹部及第二凹部。元件分離絕緣膜分別形成于第一凹部內(nèi)及第二凹部內(nèi)。一對雜質(zhì)區(qū)域成為在主表面以夾著第一凹部及第二凹部的方式形成的一對源極/漏極區(qū)域及一對發(fā)射極/集電極區(qū)域的某一對。一對雜質(zhì)區(qū)域的一個(gè)區(qū)域是第一導(dǎo)電類型。第二導(dǎo)電類型的第一區(qū)域成為在一個(gè)區(qū)域和第一凹部之間的主表面上形成的溝道形成區(qū)域。柵電極層隔著柵極絕緣膜形成在第一區(qū)域上，并且至少延伸到第一凹部內(nèi)的元件分離絕緣膜上。第一凹部及第二凹部配置成:夾著與第一凹部及第二凹部各自的底部相比向主表面?zhèn)韧怀龅囊r底凸部而相互相鄰。
[0011]發(fā)明效果
[0012]根據(jù)一個(gè)實(shí)施方式中的半導(dǎo)體器件，能夠?qū)崿F(xiàn)具有更優(yōu)異的元件特性的半導(dǎo)體器件。
【附圖說明】
[0013]圖1是概略地表示實(shí)施方式I中的半導(dǎo)體器件的構(gòu)成的俯視圖。
[0014]圖2是概略地表示沿著圖1的I1-1I線的構(gòu)成的剖視圖。
[0015]圖3是概略地表示比較例中的半導(dǎo)體器件的構(gòu)成的剖視圖。
[0016]圖4是表示在圖2及圖3各自的構(gòu)成中使柵極重疊(overlap)量GF變化時(shí)的導(dǎo)通耐壓的變化圖。
[0017]圖5是表示在圖2及圖3各自的構(gòu)成中使柵極重疊量GF變化時(shí)的導(dǎo)通電阻的變化圖。
[0018]圖6是表示在圖2及圖3各自的構(gòu)成中使柵極重疊量GF變化時(shí)的截止耐壓的變化圖。
[0019]圖7是表示圖3的構(gòu)成中的導(dǎo)通動(dòng)作中的電勢的圖。
[0020]圖8是表示圖2的構(gòu)成中的導(dǎo)通動(dòng)作中的電勢的圖。
[0021]圖9是概略地表示實(shí)施方式I中的半導(dǎo)體器件的構(gòu)成的變形例的俯視圖。
[0022]圖10是概略地表示實(shí)施方式I中的半導(dǎo)體器件的構(gòu)成的其他變形例的俯視圖。
[0023]圖11是概略地表示實(shí)施方式I中的半導(dǎo)體器件的構(gòu)成的另一其他變形例的俯視圖。
[0024]圖12是概略地表示實(shí)施方式2中的半導(dǎo)體器件的構(gòu)成的剖視圖。
[0025]圖13是概略地表示實(shí)施方式2中的半導(dǎo)體器件的構(gòu)成的變形例的剖視圖。
[0026]圖14是表示在圖2、圖3、圖12及圖13各自的構(gòu)成中使柵極重疊量GF變化時(shí)的導(dǎo)通耐壓的變化圖。
[0027]圖15是表示在圖2、圖3、圖12及圖13各自的構(gòu)成中使柵極重疊量GF變化時(shí)的導(dǎo)通電阻的變化圖。
[0028]圖16是表示在圖2、圖3、圖12及圖13各自的構(gòu)成中使柵極重疊量GF變化時(shí)的截止耐壓的變化圖。
[0029]圖17是表示圖12的構(gòu)成中的導(dǎo)通動(dòng)作中的電勢的圖。
[0030]圖18是概略地表示圖12的構(gòu)成的俯視形狀的俯視圖。
[0031]圖19是概略地表示圖12的構(gòu)成的俯視形狀的變形例的俯視圖。
[0032]圖20是概略地表示圖12的構(gòu)成的俯視形狀的其他變形例的俯視圖。
[0033]圖21是概略地表示圖12的構(gòu)成的俯視形狀的另一其他變形例的俯視圖。
[0034]圖22是概略地表示圖12的構(gòu)成的俯視形狀的又一其他變形例的俯視圖。
[0035]圖23是概略地表示元件分離絕緣膜之間的活性區(qū)域中同時(shí)存在P型區(qū)域和η型區(qū)域雙方的構(gòu)成的俯視形狀的俯視圖。
[0036]圖24是概略地表示元件分離絕緣膜之間的活性區(qū)域中同時(shí)存在P型區(qū)域和η型區(qū)域雙方的構(gòu)成的俯視形狀的變形例的俯視圖。
[0037]圖25是概略地表示元件分離絕緣膜之間的活性區(qū)域中同時(shí)存在P型區(qū)域和η型區(qū)域雙方的構(gòu)成的俯視形狀的其他變形例的俯視圖。
[0038]圖26是概略地表示元件分離絕緣膜之間的活性區(qū)域中同時(shí)存在P型區(qū)域和η型區(qū)域雙方的構(gòu)成的俯視形狀的另一其他變形例的俯視圖。
[0039]圖27是概略地表示實(shí)施方式3中的半導(dǎo)體器件的構(gòu)成的剖視圖。
[0040]圖28是概略地表示實(shí)施方式3中的半導(dǎo)體器件的構(gòu)成的變形例的剖視圖。
[0041]圖29是概略地表示圖27的構(gòu)成的俯視形狀的俯視圖。
[0042]圖30是概略地表示圖27的構(gòu)成的俯視形狀的變形例的俯視圖。
[0043]圖31是概略地表示圖27的構(gòu)成的俯視形狀的其他變形例的俯視圖。
[0044]圖32是概略地表示圖27的構(gòu)成的俯視形狀的另一其他變形例的俯視圖。
[0045]圖33是概略地表示圖27的構(gòu)成的俯視形狀的又一其他變形例的俯視圖。
[0046]圖34是概略地表示實(shí)施方式4中的半導(dǎo)體器件的構(gòu)成的剖視圖。
[0047]圖35是概略地表示將實(shí)施方式I的構(gòu)成適用于IGBT的構(gòu)成的剖視圖。
[0048]圖36是概略地表示將實(shí)施方式I的構(gòu)成適用于雙向晶體管的構(gòu)成的剖視圖。
[0049]圖37是概略地表示將實(shí)施方式I的構(gòu)成適用于LOCOS的構(gòu)成的剖視圖。
[0050]圖38是概略地表示在實(shí)施方式I的構(gòu)成中在襯底凸部上形成有元件分離絕緣膜的構(gòu)成的剖視圖。
[0051]圖39是表示在圖38所示的本變形例的構(gòu)成中使凹部CP4的深度D變化時(shí)的導(dǎo)通耐壓的變化圖。
[0052]圖40是表示在圖38所示的本變形例的構(gòu)成中使凹部CP4的深度D變化時(shí)的導(dǎo)通電阻的變化圖。
[0053]圖41是表示在圖38所示的本變形例的構(gòu)成中使凹部CP4的深度D變化時(shí)的截止耐壓的變化圖。
【具體實(shí)施方式】
[0054]以下，基于附圖關(guān)于實(shí)施方式進(jìn)行說明。
[0055]參照圖1及圖2，本實(shí)施方式的半導(dǎo)體器件具有例如LDMOS晶體管TR。該半導(dǎo)體器件主要具有:半導(dǎo)體襯底SUB ;n型埋入層BL ;p_外延區(qū)域EP ;n型漂移區(qū)域DRI ;p型阱區(qū)域WL ;n+源極區(qū)域SR(—對雜質(zhì)區(qū)域的一個(gè)區(qū)域)；n+漏極區(qū)域DR(—對雜質(zhì)區(qū)域的另一個(gè)區(qū)域)；P+接觸區(qū)域CO ;柵極絕緣膜GI ;柵電極層GE ;元件分離構(gòu)造；導(dǎo)電層CL。
[0056]主要參照圖2，半導(dǎo)體襯底SUB例如由硅構(gòu)成。該半導(dǎo)體襯底SUB具有主表面(圖中上側(cè)的面)。在該半導(dǎo)體襯底SUB的內(nèi)部形成有η型埋入層BL。在半導(dǎo)體襯底SUB內(nèi)，且在η型埋入層BL的主表面?zhèn)?，以與η型埋入層BL構(gòu)成ρη結(jié)的方式形成有p—外延區(qū)域EP0
[0057]在半導(dǎo)體襯底SUB內(nèi)，且在p—外延區(qū)域EP的主表面?zhèn)刃纬捎笑切推茀^(qū)域DRI和P型阱區(qū)域WL。該η型漂移區(qū)域DRI與p—外延區(qū)域EP之間構(gòu)成在沿著主表面的方向上延伸的ρη結(jié)。P型阱區(qū)域WL形成為與p—外延區(qū)域EP連接，具有比ρ _外延區(qū)域EP高的ρ型雜質(zhì)濃度。
[0058]元件分離構(gòu)造具有例如STI (Shallow Trench Isolat1n:淺溝槽隔離)構(gòu)造。該STI構(gòu)造的元件分離構(gòu)造具有凹部CPl、CP2、CP、和元件分離絕緣膜SI。凹部CPl、CP2、CP分別形成于半導(dǎo)體襯底SUB的主表面上。元件分離絕緣膜SI形成為埋入凹部CP1、CP2、CP各自的內(nèi)部。
[0059]凹部CPl (第一凹部)和凹部CP2 (第二凹部)形成于η型漂移區(qū)域DRI內(nèi)的主表面上，形成得比η型漂移區(qū)域DRI淺。
[0060]η+漏極區(qū)域DR以與η型漂移區(qū)域DRI相接觸的方式形成于半導(dǎo)體襯底SUB的主表面，并且具有比η型漂移區(qū)域DRI高的η型雜質(zhì)濃度。η+源極區(qū)域SR以與ρ型阱區(qū)域WL構(gòu)成ρη結(jié)的方式形成于ρ型阱區(qū)域WL內(nèi)的半導(dǎo)體襯底SUB的主表面上。
[0061]在半導(dǎo)體襯底SUB的主表面上，以夾著凹部CPl及凹部CP2的方式配置有η+漏極區(qū)域DR和n+源極區(qū)域SR。在半導(dǎo)體襯底SUB的主表面上，η +漏極區(qū)域DR與凹部CP2相接觸。
[0062]在半導(dǎo)體襯底SUB的主表面上，在η+源極區(qū)域SR與凹部CPl之間配置有P型阱區(qū)域WL和p—外延區(qū)域ΕΡ。η +源極區(qū)域SR與凹部CPl之間所夾著的P型阱區(qū)域WL和ρ _夕卜延區(qū)域EP中的、位于半導(dǎo)體襯底SUB的主表面的部分為成為溝道形成區(qū)域(第一區(qū)域)的部分。在半導(dǎo)體襯底SUB的主表面上，P+接觸區(qū)域CO形成為與η +源極區(qū)域SR相鄰。
[0063]柵電極層GE隔著柵極絕緣膜GI形成在η+源極區(qū)域SR和凹部CPl之間所夾著的溝道形成區(qū)域(P型阱區(qū)域WL和p—外延區(qū)域EP)上。該柵電極層GE的一部分也隔著柵極絕緣膜GI位于η型漂移區(qū)域DRI的一部分上，并且置于埋入凹部CPl內(nèi)的元件分離絕緣膜SI上。
[0064]以與η+漏極區(qū)域DR電連接的方式，在半導(dǎo)體襯底SUB的主表面上形成有成為漏電極的導(dǎo)電層CL。以與η+源極區(qū)域SR電連接的方式，在半導(dǎo)體襯底SUB的主表面上形成有成為源電極的導(dǎo)電層CL。另外，以電連接于P+接觸區(qū)域CO的方式，在半導(dǎo)體襯底SUB的主表面上形成有導(dǎo)電層CL。
[0065]在上述的構(gòu)成中，在半導(dǎo)體襯底SUB的主表面上，凹部CPl和凹部CP2配置成:夾著與凹部CPl和凹部CP2各自的底部相比向主表面?zhèn)?圖中上側(cè))突出的襯