側(cè)。
[0142]此外，在本實(shí)施例中，ρ型RESURF區(qū)域RSF2被形成為避開(kāi)η型阱區(qū)NWL正下方的區(qū)域(從而具有P型RESURF區(qū)域RSF2的切除部分)。如果與襯底區(qū)域SB中的摻雜濃度相比P型RESURF區(qū)域RSF2中的ρ型摻雜濃度高，ρ型摻雜濃度在η型阱區(qū)NWL正下方的區(qū)域中變低(與存在P型RESURF區(qū)域RSF2的情況相比)。然后，該區(qū)域與其正上方的η型阱區(qū)NWL之間的電場(chǎng)變?nèi)?，并且因此，該區(qū)域中的電壓變低并且η型阱區(qū)NWL和在其正下方的η型埋置區(qū)NBL之間的電位差變小。因此，耗盡層變得可能在兩個(gè)區(qū)域之間(在兩個(gè)區(qū)域之間的襯底區(qū)域SB中)延伸，并且因此，可以設(shè)法進(jìn)一步增大η型阱區(qū)NWL與在其正下方的η型埋置區(qū)NBL之間的擊穿電壓。
[0143](第六實(shí)施例)
[0144]參考圖32，在本實(shí)施例中，基本上與第五實(shí)施例中的圖23中的LDMOS晶體管的配置相同的多個(gè)(例如，兩個(gè))配置在半導(dǎo)體襯底SUB內(nèi)在沿著主表面的方向上并排地安置，且在其之間具有間隔。然后，在這些配置之間，元件隔離溝槽TCH2被形成作為在與主表面相交(例如，垂直)的方向上延伸的凹槽部從而從半導(dǎo)體襯底SUB的主表面SI穿透η型埋置區(qū)NBL。元件隔離溝槽TCH2通過(guò)例如正常的光刻技術(shù)和干法刻蝕技術(shù)來(lái)形成。元件隔離溝槽TCH2可以被用在上述實(shí)施例中的每一個(gè)(例如，第一實(shí)施例)中。
[0145]利用這種配置，每個(gè)ρ型RESURF區(qū)域RSF2的電位由用于多個(gè)LDMOS晶體管中的每一個(gè)的溝槽柵極電極TGE固定。此外，多個(gè)η型埋置區(qū)NBL中的每一個(gè)進(jìn)入其中其電位不從外部分別地固定的浮置狀態(tài)。在該狀態(tài)下，如果漏極電壓被施加到η型漂移區(qū)NDR，正常地，襯底區(qū)域SB被固定到0V，并且因此，布置在η型漂移區(qū)NDR與在其正下方的襯底區(qū)域SB之間的η型埋置區(qū)NBL的電位將是η型漂移區(qū)NDR的電位與襯底區(qū)域SB的電位之間的中間電位。因此，η型漂移區(qū)NDR與η型埋置區(qū)NBL之間的電位差變得小于η型漂移區(qū)NDR與襯底區(qū)域SB之間的電位差。因此，可以增大η型漂移區(qū)NDR與η型埋置區(qū)NBL之間的擊穿電壓為高于在例如不存在η型埋置區(qū)NBL的情況下的漂移區(qū)NDR與襯底區(qū)域SB之間的擊穿電壓。因此，可以進(jìn)一步增大整個(gè)LDMOS晶體管的擊穿電壓。
[0146](第七實(shí)施例)
[0147]參考圖33，在本實(shí)施例中，在元件隔離溝槽TCH2的左側(cè)，布置與第五實(shí)施例中的圖23中和圖32中相同的LDMOS晶體管。然而，在圖33中的元件隔離溝槽TCH2的右側(cè)，在低于LDMOS晶體管的電壓條件之下操作的兩個(gè)正常的MOS晶體管被布置為關(guān)于沿著半導(dǎo)體襯底SUB的主表面的方向在其之間具有間隔。這些MOS晶體管(其它晶體管)被布置為使得與LDMOS晶體管并排安置，在其之間夾有一對(duì)元件隔離溝槽TCH2，并且這兩個(gè)MOS晶體管中的一個(gè)(例如，在圖33中的左側(cè)的MOS晶體管)是所謂的ρ溝道型晶體管并且另一個(gè)(例如，在圖33中的右側(cè)的MOS晶體管)是所謂的η溝道型晶體管。
[0148]在圖33中，形成兩個(gè)元件隔離溝槽TCH2。這兩個(gè)之中，在圖33中的左側(cè)的元件隔離溝槽TCH2被形成以便終止LDMOS晶體管的形成區(qū)域并且在圖33中的右側(cè)的元件隔離溝槽TCH2被形成以便終止低電壓MOS晶體管的形成區(qū)域。
[0149]其中形成有低電壓MOS晶體管的區(qū)域被形成在與其中形成有LDMOS晶體管的半導(dǎo)體襯底SUB相同的半導(dǎo)體襯底SUB(具有襯底區(qū)域SB)中。然后，作為與其中形成有LDMOS晶體管的區(qū)域中的η型埋置區(qū)NBL相同的層，也在其中形成有低電壓MOS晶體管的區(qū)域中，η型埋置區(qū)NBL被形成。
[0150]如上所述，低電壓MOS晶體管通過(guò)η型埋置區(qū)NBL而在圖33中的主表面S2側(cè)與襯底區(qū)域SB電氣分離，并且通過(guò)元件隔離溝槽TCH2還與LDMOS晶體管電氣分離。因此，可以采取除了襯底區(qū)域SB以外的具有電位參考的電路配置。
[0151]在其中形成有低電壓MOS晶體管的區(qū)域中，在半導(dǎo)體襯底SUB的主表面SI上，η型阱區(qū)NWL和ρ型阱區(qū)PWL被形成為使得關(guān)于沿著主表面SI的方向并排安置。在半導(dǎo)體襯底SUB的主表面SI上，多個(gè)場(chǎng)氧化物SPR以使得跨過(guò)η型阱區(qū)NWL與ρ型阱區(qū)PWL之間的邊界的方式被形成為在其之間具有間隔。通過(guò)場(chǎng)氧化物SPR，兩個(gè)低電壓MOS晶體管被形成在半導(dǎo)體襯底SUB的主表面SI上使得彼此電氣絕緣。
[0152]低電壓MOS晶體管中的一個(gè)(P溝道型晶體管)被形成在η型阱區(qū)NWL中。ρ溝道型晶體管具有一對(duì)P型的源極/漏極區(qū)域SR/DR、n型背柵區(qū)域NBG、柵極絕緣膜GI以及柵極電極GE。η溝道型晶體管具有一對(duì)η型的源極/漏極區(qū)域SR/DR、ρ型背柵區(qū)域PBG、柵極絕緣膜GI以及柵極電極GE。
[0153]在ρ溝道型晶體管中和在η溝道型晶體管中，每一對(duì)源極/漏極區(qū)域SR/DR都被形成在半導(dǎo)體襯底SUB的表面上，在其之間具有距離。柵極絕緣膜GI被形成在半導(dǎo)體襯底SUB的表面上方，被該對(duì)源極/漏極區(qū)域SR/DR夾著。柵極電極GE被形成在柵極絕緣膜GI之上。漏極區(qū)DR中的每一個(gè)經(jīng)由通孔VA耦接到公共金屬布線AL。此外，在每個(gè)晶體管中，源極區(qū)SR以及背柵區(qū)域NBG和PBG經(jīng)由通孔VA耦接到公共金屬布線AL。
[0154](第八實(shí)施例)
[0155]參考圖34，沿著圖34中的1_1線的部分是例如具有圖1中的示意性截面圖中示出的第一實(shí)施例中的LDMOS晶體管的配置的部分。如圖34中所示出的，源極區(qū)SR、ρ型背柵區(qū)域PBG、和溝槽柵極電極TGE可以被形成為使得圍繞漏極區(qū)DR和在其外圍的η型阱區(qū)NWL，兩者在平面圖中被形成為直線的形狀。
[0156]參考圖35，沿著圖35中的1-1線的部分是例如具有圖1中的示意性截面圖中示出的第一實(shí)施例中的LDMOS晶體管的配置的部分。如圖35中所示出的，漏極區(qū)DR和其外圍的η型阱區(qū)NWL可以被形成為使得圍繞源極區(qū)SR、p型背柵區(qū)域PBG和溝槽柵極電極TGE，全部在平面圖中被形成為直線的形狀。
[0157]參考圖36和圖37，在圖35中的形成為直線形狀的溝槽柵極電極TGE的平面圖中的關(guān)于延伸方向的端部處，從柵極溝槽TCHl內(nèi)部溢出從而與外部相連的構(gòu)成溝槽柵極電極TGE的導(dǎo)電膜(例如，D0P0S)可以在半導(dǎo)體襯底SUB的主表面SI上方被形成為圖案(焊盤部PAP)。通孔VA被形成在半導(dǎo)體襯底SUB的主表面SI上方的層間絕緣膜II中，從而到達(dá)上述的焊盤部PAP的頂面，并且經(jīng)由這個(gè)通孔VA，焊盤部PAP和例如其正上方的金屬布線AL電氣耦接。利用這種配置，進(jìn)一步便于溝槽柵極電極TGE與外部金屬布線AL之間的電氣耦接。
[0158]參考圖38，在圖37中的配置的制造方法中，在用于形成溝槽柵極電極TGE的處理中，焊盤部PAP被形成在半導(dǎo)體襯底SUB的該一個(gè)主表面SI上方，從而與溝槽柵極電極TGE的在平面圖中的端部相連。因此，諸如DOPOS之類的導(dǎo)電膜優(yōu)選地被形成和回刻從而從柵極溝槽TCHl內(nèi)部相連到半導(dǎo)體襯底SUB的主表面SI上方的區(qū)域的一部分，其是柵極溝槽TCHl的外部區(qū)域。然后，通孔VA被形成為與焊盤部PAP的頂面接觸。
[0159](第九實(shí)施例)
[0160]參考圖39，在本實(shí)施例中，與第一實(shí)施例中的圖1中的LDMOS晶體管相比，不同的點(diǎn)是，與η型漂移區(qū)NDR的主表面S2側(cè)(下側(cè))接觸的下側(cè)RESURF區(qū)域是埋置的絕緣層BX0
[0161]埋置的絕緣層BX被形成為被埋置在半導(dǎo)體襯底SUB內(nèi)，并且在其上側(cè)(主表面SI側(cè))，形成半導(dǎo)體區(qū)(諸如η型漂移區(qū)NDR)。從此可以說(shuō)在本實(shí)施例中的半導(dǎo)體襯底SUB是所謂的SOI (絕緣體上硅)。
[0162]埋置的絕緣層BX包括例如硅氧化物膜，并且優(yōu)選地具有不小于0.1 ym且不大于2 μπι的厚度。此外，從半導(dǎo)體襯底SUB的主表面SI在圖39中的垂直方向上延伸的溝槽柵極電極TGE (柵極溝槽TCH1)優(yōu)選地被形成為穿透η型漂移區(qū)NDR且到達(dá)埋置的絕緣層ΒΧ。
[0163]在本實(shí)施例中，埋置的絕緣層BX被布置為下側(cè)RESURF區(qū)域，并且因此，要被形成在η型漂移區(qū)NDR內(nèi)作為雙RESURF區(qū)域DRR的兩個(gè)耗盡層中的一個(gè)被形成在埋置的絕緣層BX與η型漂移區(qū)NDR之間。
[0164]在本實(shí)施例中，因?yàn)榇嬖诼裰玫慕^緣層ΒΧ，所以η型漏極區(qū)DR的外圍的η型阱區(qū)NWL與在其正下方的埋置的絕緣層BX之間的電場(chǎng)強(qiáng)度被減少，并且因此，區(qū)域中的電壓下降并且耗盡層變得更可能在該區(qū)域中擴(kuò)展。因此，可以實(shí)現(xiàn)區(qū)域中的擊穿電壓的進(jìn)一步增大。
[0165]此外，在本實(shí)施例中，通過(guò)埋置的絕緣層ΒΧ，在半導(dǎo)體襯底SUB的主表面SI側(cè)(其上形成有LDMOS晶體管的側(cè))的區(qū)域和比埋置的絕緣層BX低的ρ型襯底區(qū)域SB被電氣分隔。因此，可以將LDMOS晶體管應(yīng)用于尚側(cè)電路。
[0166]下面描述實(shí)施例中描述的其它內(nèi)容的一部分。
[0167](I)半導(dǎo)體裝置是具有橫向絕緣柵型場(chǎng)效應(yīng)晶體管的半導(dǎo)體裝置。半導(dǎo)體裝置包括具有彼此相對(duì)的一個(gè)主表面和另一個(gè)主表面的半導(dǎo)體襯底、布置在半導(dǎo)體襯底內(nèi)的下側(cè)RESURF區(qū)域、第一導(dǎo)電類型的第一埋置區(qū)和第二導(dǎo)電類型的上側(cè)RESURF區(qū)域，該第一埋置區(qū)在半導(dǎo)體襯底內(nèi)被形成為與下側(cè)RESURF區(qū)域在該一個(gè)主表面一側(cè)接觸，該上側(cè)RESURF區(qū)域在半導(dǎo)體襯底內(nèi)被形成為與第一埋置區(qū)在該一個(gè)主表面一側(cè)接觸。該半導(dǎo)體襯底具有場(chǎng)氧化物，該場(chǎng)氧化物在該一個(gè)主表面上被形成為到達(dá)上側(cè)RESURF區(qū)域。該半導(dǎo)體襯底包括第二導(dǎo)電類型體區(qū)，該第二導(dǎo)電類型體區(qū)在半導(dǎo)體襯底內(nèi)被形成為與上側(cè)RESURF區(qū)域在該一個(gè)主表面一側(cè)接觸并且鄰近場(chǎng)氧化物。該半導(dǎo)體襯底具有柵極溝槽，該柵極溝槽被形成為在該一個(gè)主表面上鄰近體區(qū)和上側(cè)RESURF區(qū)域。此外，該半導(dǎo)體襯底包括所述柵極溝槽內(nèi)形成的所述絕緣柵型場(chǎng)效應(yīng)晶體管的柵極電極，使得經(jīng)由柵極絕緣膜而與所述體區(qū)和所述上側(cè)RESURF區(qū)域相對(duì)。所述下側(cè)RESURF區(qū)域是第二導(dǎo)電類型的第二埋置區(qū)。第一導(dǎo)電類型的第三埋置區(qū)被形成為與第二埋置區(qū)在該另一個(gè)主表面一側(cè)接觸。半導(dǎo)體襯底還包括元件隔離柵極溝槽，所述元件隔離柵極溝槽被形成為從所述半導(dǎo)體襯底的所述一個(gè)主表面穿透所述第三埋置區(qū)。半導(dǎo)體襯底包括在低于絕緣柵型場(chǎng)效應(yīng)晶體管的電壓條件之下使用的另一個(gè)晶體管，其與絕緣柵型場(chǎng)效應(yīng)晶體管并排安置，在其之間夾有元件隔離溝槽。
[0168](2)半導(dǎo)體裝置是具有橫向絕緣柵型場(chǎng)效應(yīng)晶體管的半導(dǎo)體裝置。半導(dǎo)體裝置包括具有彼此相對(duì)的一個(gè)主表面和另一個(gè)主表面的半導(dǎo)體襯底、布置在半導(dǎo)體襯底內(nèi)的下側(cè)RESURF區(qū)域、第一導(dǎo)電類型的第一埋置區(qū)和第二導(dǎo)電類型的上側(cè)RESURF區(qū)域，該第一埋置區(qū)在半導(dǎo)體襯底內(nèi)被形成為與下側(cè)RESURF區(qū)域在該一個(gè)主表面一側(cè)接觸，該上側(cè)RESURF區(qū)域在半導(dǎo)體襯底內(nèi)被形成為與第一埋置區(qū)在該一個(gè)主表面一側(cè)接觸。該半導(dǎo)體襯底具有場(chǎng)氧化物，該場(chǎng)氧化物在該一個(gè)主表面上被形成為到達(dá)上側(cè)RESURF區(qū)域。該半導(dǎo)體襯底包括第二導(dǎo)電類型體區(qū)，該第二導(dǎo)電類型體區(qū)在半導(dǎo)