一種陣列基板及其制造方法
【技術領域】
[0001]本發(fā)明涉及平板顯示器技術領域，尤其涉及一種陣列基板及其制造方法。
【背景技術】
[0002]目前，在液晶面板的像素設計中，像素的存儲電容是利用共通電極和像素電極之間電容形成存儲電容。為了增大存儲電容，通常會增大漏極在共通電極上的面積?，F(xiàn)有技術陣列基板的制備過程包括如下步驟:
[0003]第一步、在透明基板上，沉積金屬薄膜，在該金屬薄膜上刻蝕出柵極和共通電極。
[0004]第二步、形成柵極絕緣層。
[0005]第三步、沉積非晶硅薄膜，在該薄膜上刻蝕出圖案，形成非晶硅半導體層。
[0006]第四步、沉積金屬薄膜，在該金屬薄膜上形成金屬層，所述金屬層包括數(shù)據(jù)線和源漏極。
[0007]第五步、涂覆鈍化層，形成過孔。
[0008]第六步、沉積ITO圖形，并形成像素電極通過接觸孔與漏電極連接。
[0009]現(xiàn)有技術制備出的陣列基板像素區(qū)域的結(jié)構示意圖如I所示，其中，鈍化層(圖中未示)是透明的，并覆蓋了透明基板的絕大部分，ITO電極層通過接觸孔與漏電極連接。如圖2和圖3所示為圖1中AA’和BB’位置的截面示意圖，包括在透明基板00上依次形成共通電極01和柵極(圖中未示)、柵極絕緣層02、非晶硅半導體層03、漏極金屬層04、鈍化層05、過孔06以及ITO層07。其中，漏極金屬層04包括漏上金屬Al層41和漏下金屬層42，下金屬層為鈦或鉬。當共通電極和漏極間重疊面積增大即存儲電容CS增大，共通電極金屬金屬和漏電極金屬間靜電增大，就會增加兩者短路的幾率。
[0010]此外，過孔06結(jié)構中半導體層03的作用是當過孔下只有柵極絕緣層時，防止鈍化層過蝕刻至柵極絕緣層。該過孔結(jié)構是由于源漏電極層采用Ti/Al的工藝制程:為防止ITO層與源漏電極層上的Al直接接觸，鈍化層干刻后會多一次濕刻，將鈍化層下的Al刻蝕掉；但由于源漏電極層上鈍化層的邊緣Al被濕刻后會有下切現(xiàn)象，ITO層覆蓋會斷掉，故利用鈍化層邊緣不全部在源漏電極層上的結(jié)構，可將ITO覆蓋源漏電極層的底層Ti后仍不會斷掉。該結(jié)構為了防止鈍化層的邊緣全部在源漏電極層上，過孔處的源漏電極層會留有部分開口部分如圖1中虛線區(qū)域，因此會增大共通電極的面積，但降低了開口率。

【發(fā)明內(nèi)容】

[0011]為了解決現(xiàn)有技術的問題，本發(fā)明揭示一種陣列基板，包括:一基板，以及在所述基板上依次形成的柵極和共通電極，柵極絕緣層，半導體層，源漏電極層，鈍化層和像素電極層；
[0012]在位于所述源漏電極層的漏電極上方的所述鈍化層上形成有一過孔，所述的源漏電極層的漏電極通過該過孔與所述的像素電極層相連接；其中，過孔位置對應的像素電極和共通電極與設在兩者之間的柵極絕緣層和半導體層形成存儲容；所述的過孔過蝕刻至半導體層，與該過孔位置對應的半導體層的厚500A-1000A。
[0013]進一步，所述的過孔過蝕刻至柵極絕緣層，與該過孔位置對應的柵極絕緣層被刻蝕的厚度為500A-1000A。
[0014]進一步，所述的漏電極包括漏極上層金屬層和漏極下層金屬層；其中，所述的漏上金屬層為鋁金屬，所述的漏下金屬層為鈦或鉬金屬。
[0015]本發(fā)明還給出了一種陣列基板的制造方法，包括如下步驟:
[0016]第一步、在透明基板上，沉積金屬薄膜，在該金屬薄膜上刻蝕出柵極和共通電極；
[0017]第二步、形成柵極絕緣層；
[0018]第三步、沉積半導體薄膜，形成半導體層；
[0019]第四步、在以上步驟基礎上形成金屬層，該金屬層包括數(shù)據(jù)線、源電極和漏電極；
[0020]第五步、在步驟四上形成鈍化層，；
[0021]第六步、在漏電極上方的鈍化層上形成有一過孔；
[0022]第七步、對暴露出過孔位置對應的半導體層進行刻蝕，使該過孔位置處的半導體層的厚度為500A-1000A ；
[0023]第八步、形成像素電極層，像素電極層通所述的過孔與漏電極連接。
[0024]進一步，在步驟六中形成過孔時，對暴露出過孔位置對應的漏電極的漏極上金屬層刻蝕掉。
[0025]進一步，在步驟七中所述的過孔可過蝕刻至柵極絕緣層，與該過孔位置對應的柵極絕緣層被刻蝕的厚度為500A-1000A。
[0026]有益效果:本發(fā)明通過將鈍化層上的過孔進行過蝕刻至半導體層或柵極絕緣層，減小了像素電極層和共通電極層這兩存儲電容電極板之間的距離，即增加了存儲電容。因電容的大小與電容電極板之間的重疊面積成正比，與電容電極板之間的間距成反比。有效地解決了現(xiàn)有技術中因增大存儲電容而導致的共通電極層與漏極層之間的靜電增大的問題以及開口率的問題。
【附圖說明】
[0027]圖1為現(xiàn)有陣列基板像素區(qū)域的結(jié)構示意圖；
[0028]圖2為圖1中AA’位置的截面示意圖；
[0029]圖3為圖1中BB’位置的截面示意圖；
[0030]圖4為本發(fā)明的陣列基板像素區(qū)域的結(jié)構示意圖；
[0031]圖5為圖4中CC’位置的截面示意圖；
[0032]圖6為圖4中CC’位置的過蝕刻至柵極絕緣層的截面示意圖；
[0033]圖7a為本發(fā)明第二實施例步驟I的圖4的CC’位置的截面示意圖；
[0034]圖7b未本發(fā)明第二實施例步驟3的圖4的CC’位置的截面示意圖；
[0035]圖7c未本發(fā)明第二實施例步驟5的圖4的CC’位置的截面示意圖；
[0036]圖7d未本發(fā)明第二實施例步驟6的圖4的CC’位置的截面示意圖；
[0037]圖7e為本發(fā)明第二實施例步驟8的圖4的CC’位置的截面示意圖；
圖7f為本發(fā)明第二實施例步驟8的圖4的CC’位置的的過孔可過蝕刻至柵極絕緣層的截面示意圖。
【具體實施方式】
[0038]下面結(jié)合附圖和具體實施例，進一步闡明本發(fā)明，應理解這些實施例僅用于說明本發(fā)明而不用于限制本發(fā)明的范圍，在閱讀了本發(fā)明之后，本領域技術人員對本發(fā)明的各種等價形式的修改均落于本申請所附權利要求所限定的范圍。
[0039]本發(fā)明提供一種陣列基板，該陣列基板像素區(qū)域