一種高速ic-qfn封裝協(xié)同優(yōu)化設(shè)計方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明集成電路封裝領(lǐng)域，尤其涉及高速IC的優(yōu)化涉及方法。
【背景技術(shù)】
[0002]在半導(dǎo)體封裝工藝中，方形扁平無引腳封裝(Quad Flat No-lead Package, QFN)有很多優(yōu)點，比如良好的散熱特性，封裝的成本較低，技術(shù)比較成熟，能夠提供卓越的電性能等，這使得QFN封裝能夠應(yīng)用于RF電路中。然而由于三維封裝的技術(shù)和成本，以及QFN管腳的限制，使得三維封裝技術(shù)主要應(yīng)用于BGA的封裝形式，很多復(fù)雜的芯片在需要進行三維封裝時仍然無法采用QFN封裝。本發(fā)明是在低管腳數(shù)的情況下，對芯片采用QFN的三維封裝，極大的減小了芯片互聯(lián)帶來的寄生。
[0003]隨著集成度的提高，芯片封裝內(nèi)部的熱應(yīng)力越來越影響到芯片的可靠性。本發(fā)明在研究過芯片封裝流程以及對芯片封裝內(nèi)熱應(yīng)力的模擬提出了一種新的結(jié)構(gòu)并在原封裝流程的基礎(chǔ)上加以改進。改進的封裝方法在減小熱應(yīng)力方面做出優(yōu)化，因此會得到更好的可靠性。
[0004]在高速IC封裝中，引線帶來的寄生始終是影響IC工作速度的一個重要方面，任何在減小引線寄生上做出的努力都會收到很好的效果。
[0005]傳統(tǒng)的QFN封裝工藝流程為:a.晶圓背面研磨b.晶圓安裝c.晶圓切割d.晶圓清洗e.第二道光檢f.點銀漿g.芯片粘接h.銀漿固化1.引線焊接j.第三道光檢k.注塑1.激光打字m.高溫固化η.去溢料0.電鍍退火p.切筋成型q.第四道光檢。對于步驟ο中的電鍍退火可以用來減小熱應(yīng)力，然而由于高溫固化與電鍍退火的環(huán)境不同，高溫固化必然會弓I入部分物理應(yīng)力無法消除。

【發(fā)明內(nèi)容】

[0006]鑒于此，本發(fā)明從三個方面實現(xiàn)高速IC-QFN封裝的協(xié)同優(yōu)化，a)減小高速IC的引線寄生，b)提出一種新的芯片結(jié)構(gòu)，c)對原有的QFN工藝改進。通過以上三點實現(xiàn)減小芯片的寄生延時和芯片內(nèi)部的熱應(yīng)力。
[0007]本發(fā)明提供的QFN三維封裝包括一個高速IC芯片、一個相關(guān)控制芯片QFN管殼和QFN布線。
[0008]在減小寄生方面，為減小信號到地的帶來的寄生，需要連接到地的信號直接連接到QFN底部散熱板上，可以很好的提高高頻特性。
[0009]為解決上述問題，本發(fā)明采用芯片減薄技術(shù)將基板減薄至75um，既減少了對設(shè)備的要求，又增加了芯片減薄的成品率。
[0010]通孔直徑采用50um，這一直徑可以采用激光鉆蝕的技術(shù)實現(xiàn)，速度快，精度一般，省去了光刻膠涂布、曝光、顯影及去膠等步驟，較容易實現(xiàn)。
[0011]一種減小熱應(yīng)力的封裝結(jié)構(gòu)，底層芯片較頂層芯片較厚，有效緩解底層芯片受到的最大熱應(yīng)力。
[0012]一種減小熱應(yīng)力的封裝結(jié)構(gòu)，芯片間粘合薄膜等于兩芯片間焊錫的厚度，應(yīng)該盡量薄。
[0013]一種減小熱應(yīng)力的封裝結(jié)構(gòu)，底層芯片外圍不采用方形，而是采用圓柱形結(jié)構(gòu)。
[0014]一種減小熱應(yīng)力的封裝結(jié)構(gòu)，QFN散熱底板厚度與底層芯片的厚度比為1:1 改進的QFN封裝工藝流程，在高溫固化前對芯片裝貼產(chǎn)生的物理應(yīng)力進一步釋放，其具體步驟為:a.晶圓背面研磨b.晶圓安裝c.晶圓切割d.晶圓清洗e.第二道光檢f.點銀漿g.芯片粘接h.銀漿固化1.退火j.引線焊接k.第三道光檢1.注塑m.激光打字η.高溫固化0.去溢料p.電鍍退火q.切筋成型r.第四道光檢。
【附圖說明】
[0015]附圖1所示為QFN封裝頂視圖；
附圖2所示為TSV的具體結(jié)構(gòu)；
附圖3所示為兩芯片沿附圖1的切面的截面圖(當前工藝芯片結(jié)構(gòu))；
附圖4所示為改進的三維堆疊結(jié)構(gòu)；
附圖5所示為兩芯片堆疊的頂視圖。
【具體實施方式】
[0016]下面結(jié)合附圖對本發(fā)明所述的高速IC-QFN封裝做進一步詳細描述。
[0017]首先介紹本發(fā)明所述的QFN封裝的【具體實施方式】。QFN具有優(yōu)秀的高頻特性，如果能夠繼續(xù)保持QFN價格優(yōu)勢，QFN的三維封裝將會獲得更大的應(yīng)用范圍。
[0018]如圖1所示為QFN三維封裝的頂視圖的示意圖，10和20分別為高速IC芯片和控制芯片，二者通過TSV技術(shù)實現(xiàn)連接。三維封裝的凸點與QFN焊盤之間采用QFN布線連接，與傳統(tǒng)的bonding wire金線相比較,會引入較少的寄生,并且降低成本。
[0019]對高速1C，任何減小到地路徑的努力都會優(yōu)化高頻性能，本創(chuàng)新新型中位置在上面的RF芯片到地的信號是通過22直接到達QFN散熱板的，散熱板是接地的。其他信號的路徑為芯片一>TSV—>QFN布線一>QFN PAD，縮短了 RF芯片信號到地的引線的長度，優(yōu)化了 RF芯片的高頻性能。
[0020]正常晶片的厚度為30(T400um，目前堆疊封裝使用的芯片厚度在10um以下，本發(fā)明采用減薄到75um的晶片，一定程度上減小了翹曲、表面損傷和晶片破裂等問題，提高了晶片的成品率，同時也提聞了 RF芯片的性能。
[0021]通常通孔的深寬比一般介于1:1到10:1之間，對通孔直徑和等效應(yīng)力存在著一定關(guān)系，當深寬比小于6時等效應(yīng)力成增大趨勢，當大于6時，趨于平穩(wěn)，總體上仍然遵循直徑較小應(yīng)力較大的規(guī)律。本使用新型采用深寬比為2的通孔技術(shù)，以減小等效應(yīng)力。
[0022]對TSV的填充材料，一般可選擇的有，銅和鎢。電鍍銅的熱膨脹系數(shù)為18.5ppm/°C,鶴的為4.4ppm/°C, 二氧化娃的熱膨脹系數(shù)為0.5ppm/°C。從而可以看出，當二氧化硅為通孔的隔離材料時，對應(yīng)通孔中的填充材料為鎢時，相應(yīng)的等效應(yīng)力會更小一些。因此，本創(chuàng)新新型采用的TSV填充材料為鎢。
[0023]兩通孔之間的鍵合采用的是錫作為焊接材料，不僅工藝上技術(shù)成熟易于實現(xiàn)，而且熱應(yīng)力方面也比較理想。
[0024]對三維封裝的熱應(yīng)力分析得出減小兩芯片鍵合點處pad的直徑及適當增大pad的厚度能有效減小這一位置的應(yīng)力，從而減小整個模型的熱應(yīng)力值。
[0025]附圖2包含了隔離層，通孔填充材料，如上面討論，隔離層使用的材料為Si02，最小應(yīng)力條件下通孔的填充為鎢?？紤]到銅和鎢的導(dǎo)電性能，也可以用銅替代，相應(yīng)的隔離材料要改為ABF隔離層。
[0026]如上所述，TSV通孔直徑為50um，深寬比為2，通孔直徑在1um以下時，激光刻蝕會面臨技術(shù)難題，通孔直徑為50um時，激光刻蝕帶來的熱損傷在允許范圍內(nèi)，而且工藝簡單，降低了技術(shù)成本。
[0027]芯片與QFN散熱板的填充物質(zhì)為填充膠，增加芯片與散熱板之間的接觸面積，提高二者的結(jié)合強度，對凸點起到保護作用。填充膠的厚度按照較小熱應(yīng)力的考慮厚度應(yīng)該盡量小，在本結(jié)構(gòu)中底部填充膠厚度略厚于QFN布線的厚度。
[0028]三維芯片堆疊中，底部芯片承受的應(yīng)力最大，底部芯片厚度采用減薄至10um芯片。厚的芯片的抗彎曲能力較佳，其熱應(yīng)力極值、峰值應(yīng)力差也較薄的芯片低，相較于薄的芯片更容易滿足熱應(yīng)力要求。
[0029]對芯片熱應(yīng)力的ANSYS分析可以得出，對底部芯片，剝離應(yīng)力在芯片邊緣處取得最大值，剪應(yīng)力也在邊緣附近較大，采用本發(fā)明將底部芯片四周增加半圓柱結(jié)構(gòu)能夠；有效減小芯片長方體結(jié)構(gòu)帶來的突變，從而有效減小芯片邊緣處的熱應(yīng)力。
[0030]附圖5中，頂層芯片為高速1C，底層芯片為控制芯片，結(jié)合圖4底層芯片較頂層芯片多出來的部分為減小熱應(yīng)力而設(shè)計。
[0031]對芯片熱應(yīng)力的ANSYS分析得出，QFN底部散熱板厚度與底部芯片厚度比越大，等效熱應(yīng)力的最大值越大，本發(fā)明采用的厚度比為1:1。
[0032]以上所述只是本發(fā)明的具體實現(xiàn)方式，并不限定本發(fā)明的保護范圍，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換和改進等均應(yīng)包含在本發(fā)明的保護范圍內(nèi)。
【主權(quán)項】
1.一種高速IC-QFN封裝，其特征在于:采用三維封裝工藝，包含兩個及兩個以上芯片的封裝，芯片總管腳數(shù)不太高的情況下可使用，堆疊芯片之間的連接采用硅通孔工藝，芯片到地的連接通過硅通孔工藝直接連接到中央散熱焊盤，QFN封裝中中央焊盤是直接與地相連接的；在減小熱應(yīng)力方面，本發(fā)明采用改進的封裝流程和改進的封裝結(jié)構(gòu)以減小熱應(yīng)力對芯片可靠性的影響。
2.如權(quán)利要求1所述的高速IC-QFN封裝，其特征在于采用QFN布線代替?zhèn)鹘y(tǒng)的bonding wire。
3.如權(quán)利要求1所述的高速IC-QFN封裝，其特征在于RF芯片需要連接到地的端口通過TSV通孔線穿過大功率芯片，由底部散熱板連接到地。
4.如權(quán)利要求1所述的三維TSV技術(shù)，其特征在于采用激光刻蝕。
5.如權(quán)利要求1所述的芯片與布線之間的連接使用的材料為錫。
6.如權(quán)利要求1所述的三維TSV技術(shù)，其特征在于下層芯片減薄至lOOum，通孔直徑為50umo
7.如權(quán)利要求1所述的采用的新型封裝流程，其特征在于在傳統(tǒng)的注塑固化之前增加一步流程退火的工藝。
8.如權(quán)利要求1所述的改進的封裝結(jié)構(gòu)，其特征在于最下層芯片外圍增加環(huán)形的結(jié)構(gòu)。
9.如權(quán)利要求1所述的改進的封裝結(jié)構(gòu)，其特征在于底層散熱板與底層芯片的厚度比為 1:1。
10.如權(quán)利要求1所述的高速IC-QFN封裝,其特征在于下層芯片減薄至10um,通孔直徑為50um。
【專利摘要】本發(fā)明公開一種高速IC-QFN封裝協(xié)同優(yōu)化設(shè)計方法，該方法設(shè)計的封裝結(jié)構(gòu)，包含一個高速IC芯片和相關(guān)控制芯片，通過硅通孔（TSV）實現(xiàn)連接，采用三維封裝技術(shù)，從而減小了RF芯片引線的寄生效應(yīng)。對QFN封裝，封裝中央裸露的焊盤能夠很好的吸收多余的熱量，能夠很好的改善三維封裝底部芯片的熱應(yīng)力?？紤]到芯片管腳的數(shù)目，三維分裝主要應(yīng)用于球柵陣列封裝中，由于QFN低廉的成本和成熟的封裝工藝，如果在管腳較少的三維封裝中能夠使用QFN封裝，既可以極大的優(yōu)化高速IC的性能。另外，對于集成度較高的三維封裝，封裝過程中產(chǎn)生的熱應(yīng)力越來越成為影響芯片性能的重要因素，本發(fā)明基于對芯片封裝熱應(yīng)力的產(chǎn)生和對高速IC寄生的分析提出一種QFN封裝的協(xié)同優(yōu)化設(shè)計方法，從減小寄生和減小熱應(yīng)力兩方面對QFN封裝進行優(yōu)化。
【IPC分類】H01L23-488, H01L23-48, H01L23-522
【公開號】CN104701292
【申請?zhí)枴緾N201310650409
【發(fā)明人】劉少龍, 程玉華
【申請人】上海北京大學微電子研究院
【公開日】2015年6月10日
【申請日】2013年12月6日