專利名稱：晶體管的制造方法
技術領域：
本發(fā)明涉及晶體管的制造方法，即互補金屬氧化物場效應晶體管(CMOS FET)。
半導體芯片的制造工藝的成本和成品率取決于多種因素。一個因素是工藝期間使用的掩模(掩模層)的數(shù)量。工藝中使用的掩模數(shù)量的增多通常增加了工藝的成本。另一個因素是工藝使用自對準處理步驟或未對準公差結構的程度。未對準公差結構為制造時與以前形成或隨后形成的結構有高度的未對準公差的結構。顯然，由于減少了因未對準而無法使用的芯片數(shù)量，自對準步驟或未對準公差結構增加了制造工藝的成品率。因此，通常優(yōu)選減少掩模的數(shù)量并增加自對準步驟的數(shù)量以及在制造工藝中使用未對準公差結構。然而，這兩個目的也必須相互平衡并且與工藝中需要的特征平衡。
參考示例性DRAM存儲器芯片。在所述DRAM存儲器芯片中，各種類型的邏輯電路提供了多種功能。例如，地址譯碼器譯碼地址線并訪問存儲器陣列中的DRAM單元，時鐘發(fā)生器產(chǎn)生并處理各種時鐘信號，刷新電路刷新存儲陣列中的DRAM單元。與由一種類型的金屬氧化物半導體場效應晶體管(MOSFET或FET)實現(xiàn)的存儲器陣列中DRAM單元不同，這種DRAM存儲器芯片中的邏輯電路通常由包括n型和p型FET(分別為nFET或pFET)的互補MOSFET(CMOS FET)實現(xiàn)。
CMOS電路中需要的一個特征是電路為雙功函數(shù)電路。在這種電路中，nFET晶體管和pFET晶體管的柵電極的制備相互不同，由此它們可以優(yōu)化為低功函數(shù)。由于具有較低功函數(shù)的晶體管使用比較高功函數(shù)晶體管更低的電壓電平，因此前一晶體管使用的更低的電能，可以制備得尺寸更小并且開關速度更快。
要研究這種雙功函數(shù)電路，就要考慮nFET或pFET晶體管。眾所周知，這種晶體管的柵電極由至少一個柵氧化物和柵導體組成。柵導體通常為摻雜的多晶硅(也稱為多晶硅)層。如果nFET或pFET的柵多晶硅層摻雜與柵電極下的溝道區(qū)相反類型的摻雜劑，那么柵的功函數(shù)低于柵多晶硅層摻雜有相同類型的摻雜劑時的功函數(shù)。然而，CMOS晶體管的溝道區(qū)可以為n摻雜或p摻雜的硅，取決于CMOS晶體管是pFET還是nFET。因此，要產(chǎn)生CMOS電路中最佳的功函數(shù)，nFET的柵多晶硅層為n摻雜，同時pFET的柵多晶硅層為p摻雜。由此所述CMOS電路具有雙功函數(shù)。
集成電路中另一需要的特征是使用所謂的“無邊界”(borderless)接觸的能力，是由于無邊界接觸具有較高程度的未對準公差，并允許增加每單元面積的晶體管數(shù)量。無邊界接觸還減少了接觸和柵電極之間短路的可能性。要形成無邊界接觸，用介質(zhì)阻擋層將柵電極的相關部分覆蓋。介質(zhì)阻擋層通常為柵電極上表面上的介質(zhì)帽蓋層和要形成接觸的柵電極兩側上的介質(zhì)間隔層。由于這些介質(zhì)阻擋層絕緣柵電極，因此接觸和柵電極之間未對準引起短路的可能性很小。
根據(jù)本發(fā)明的一個特征，本發(fā)明提供一種在半導體本體的不同電隔離有源區(qū)域中制造第一和第二MOSFET晶體管的方法。每個晶體管有多層。第一層形成在有源區(qū)上。然后在第一有源區(qū)域上提供掩模，所述掩模限定了與第二有源區(qū)域共同延伸(coextensive)的開口。通過開口淀積材料形成第二層和第三層，所述第二和第三層與第二有源區(qū)域共同延伸。形成第一晶體管，第一層作為所述第一晶體管的多層中的一層，形成第二晶體管，第二和第三層作為第二晶體管的多層中的一對層。
因此，可以使用一個掩模淀積至少兩層，以成為第二晶體管的一部分。因此，在一些實施例中，例如，需要除去有源區(qū)域內(nèi)的柵氧化物和/或柵控制層形成新的柵氧化物或柵控制層，可以使用相同的掩模注入摻雜的阱作為一層，淀積柵氧化物和/或柵控制層作為另一層。
根據(jù)本發(fā)明的另一特征，第一層形成在第一和第二有源區(qū)域內(nèi)，然后從第二有源區(qū)域上除去整個或部分第一層。第一層可以為第一柵氧化層。也可以淀積第一多晶硅層，第一多晶硅層為第一晶體管的多層中的一個。此時，掩模覆蓋第一多晶硅層。第二層可以為第二柵氧化物層，第三層為第二多晶硅層。第一和第二多晶硅層中的一個為n摻雜的多晶硅層，第一和第二多晶硅層中的另一個為p摻雜的多晶硅層。第一柵氧化物和第二柵氧化物依次具有不同的厚度。
根據(jù)本發(fā)明的再一特征，半導體本體具有第一類型的摻雜劑，材料包括在半導體本體內(nèi)形成摻雜阱的第二類型的摻雜劑，第二層為摻雜阱。
根據(jù)本發(fā)明的又一特征，在第一柵氧化物和多晶硅層以及半導體本體中腐蝕出溝槽，劃分出第一和第二有源區(qū)域。由此形成第一界定的柵氧化物和與第一有源區(qū)域共同延伸的多晶硅層。然后在溝槽內(nèi)淀積材料形成有源區(qū)隔離，有源區(qū)隔離在半導體本體上有頂表面。有源區(qū)隔離限定了第二有源區(qū)域并電隔離第二有源區(qū)域。在第一和第二有源區(qū)域上形成掩模層，選擇除去它的一部分露出第二有源區(qū)域。有源區(qū)域隔離為掩模的一部分，部分或整個限定了開口。
根據(jù)本發(fā)明的還一特征，淀積材料在覆蓋第一有源區(qū)域的掩模上和第二有源區(qū)內(nèi)形成第四層，然后除去第四層的選擇部分形成第二和第三層中的一個。使用化學機械拋光(CMP)工藝除去部分第四層以腐蝕第四層，直到第四層等于或低于有源區(qū)域隔離的上表面。
根據(jù)本發(fā)明的另一特征，通過腐蝕并構圖第二柵氧化物和第二多晶硅層形成柵電極形成第二晶體管，柵電極和有源區(qū)隔離區(qū)域限定了第二有源區(qū)內(nèi)的源和漏區(qū)，形成第二晶體管的源和漏區(qū)。在第一和第二有源區(qū)域上形成第二掩模層。除去掩模層的選擇部分露出第二有源區(qū)域，其中掩模層和有源區(qū)域隔離一起形成限定了與第二有源區(qū)域共同延伸的開口的掩模。有源區(qū)域隔離整個或部分限定了開口。然后通過開口將摻雜劑材料注入到有源和漏區(qū)內(nèi)，形成半導體本體中第二晶體管的源區(qū)和漏區(qū)。由此第二晶體管的源和漏區(qū)與有源區(qū)域隔離以及第二柵電極自對準。以類似的方式形成第一晶體管。
根據(jù)本發(fā)明的又一特征，介質(zhì)層淀積在第二多晶硅層上。因此，當腐蝕并構圖第二柵氧化物和第二多晶硅層形成第二柵電極時，腐蝕并構圖介質(zhì)層，在第二柵電極中的第二多晶硅層上形成介質(zhì)帽蓋。因此，在一些實施例中，例如，需要除去第二有源區(qū)域內(nèi)的第一多晶硅和/或柵氧化層，用第二多晶硅和/或柵氧化層代替。因此，這里，代替除去第二有源區(qū)域內(nèi)的介質(zhì)帽蓋以便除去第一多晶硅和/或柵氧化層，不形成介質(zhì)層，直到淀積第二柵控制和/或柵氧化層之后。此外，由于腐蝕并構圖柵氧化物和多晶硅層形成柵電極時形成介質(zhì)帽蓋，因此介質(zhì)帽蓋與柵電極自對準。
根據(jù)本發(fā)明的再一特征，形成與第二柵電極一側相鄰的介質(zhì)間隔層。介質(zhì)間隔層從介質(zhì)帽蓋延伸到與第二柵電極一側相鄰的源和漏區(qū)中的一個。然后形成到源和漏區(qū)中一個的導電接觸，導電接觸通過柵帽蓋和介質(zhì)間隔層與第二柵電極電隔離。
根據(jù)本發(fā)明的還一特征，在淀積介質(zhì)層之前除去至少部分覆蓋第一有源區(qū)域的掩模，介質(zhì)層淀積在第一有源區(qū)域內(nèi)的第一多晶硅層上。對于第二有源區(qū)域內(nèi)的介質(zhì)帽蓋，當腐蝕并構圖第一柵氧化物和第一多晶硅層形成第一柵電極時，腐蝕并構圖介質(zhì)層，在第一柵電極中的第一多晶硅層上形成第二介質(zhì)帽蓋。以相同的方式形成第二晶體管的源和漏區(qū)，形成第一晶體管還包括提供第三掩模形成半導體本體中第一晶體管的源和漏區(qū)，通過第三掩模在半導體本體中注入材料形成第一晶體管的源和漏區(qū)。
根據(jù)本發(fā)明的又一特征，形成與第一柵電極一側相鄰的介質(zhì)間隔層。介質(zhì)間隔層從第二介質(zhì)帽蓋延伸到與第一柵電極一側相鄰的源和漏區(qū)中的一個。然后形成到第一晶體管源和漏區(qū)中一個的導電接觸，導電接觸通過第二介質(zhì)帽蓋和介質(zhì)間隔層與第一柵電極隔離。
通過以下對優(yōu)選實施例包括附圖的介紹以及權利要求書，本發(fā)明的其它特點和優(yōu)點將變得很顯然。


圖1A-1H為根據(jù)本發(fā)明的器件制造工藝的一個實施例的各階段半導體器件的圖示剖面圖，其中半導體器件包括雙功函數(shù)的CMOS晶體管。
圖1B’為根據(jù)本發(fā)明的器件制造工藝的一個實施例的一個階段半導體器件的圖示剖面圖，其中半導體器件包括雙功函數(shù)的CMOS晶體管。
圖2A-2F為根據(jù)本發(fā)明的器件制造工藝的一個實施例的各階段半導體器件的圖示剖面圖，其中半導體器件包括具有無邊界接觸的雙功函數(shù)的CMOS晶體管。
圖2C’為根據(jù)本發(fā)明的器件制造工藝的一個實施例的一個階段半導體器件的圖示剖面圖，其中半導體器件包括具有無邊界接觸的雙功函數(shù)的CMOS晶體管。
圖3為根據(jù)本發(fā)明的器件制造工藝的一個實施例的一個階段半導體器件的圖示剖面圖，其中半導體器件包括雙功函數(shù)的CMOS晶體管和具有無邊界接觸的動態(tài)隨機存取存儲單元。
下面詳細地介紹制造晶體管的制造工藝的一個實施例，然而根據(jù)一些實施例簡要地介紹制造如CMOS晶體管的兩個MOSFET晶體管。通過例如在襯底內(nèi)形成有源區(qū)隔離劃分出第一晶體管的第一有源區(qū)域和第二晶體管的第二有源區(qū)域。第一有源區(qū)域包括與第一有源區(qū)共同延伸的材料層的第一界定層。要形成材料的第一界定層，在形成有源區(qū)域隔離之前可以形成例如第一材料層，然后有源區(qū)域隔離的形成工藝劃分出的第一材料層。第一材料層可以為柵氧化物和摻雜的多晶硅層。
然后在第一和第二有源區(qū)域上形成掩模層，除去選擇的部分掩模層露出第二有源區(qū)域。然后使用有源區(qū)隔離和/或掩模層，在第二有源區(qū)域內(nèi)形成與第二有源區(qū)域共同延伸的材料的第二和第三界定層，劃分出材料的第二界定層。材料的第二和第三界定層包括柵氧化物和摻雜的多晶硅層。所述第二和第三材料層優(yōu)選與形成第一晶體管的部分層的第一有源區(qū)域中對應層特性不同。例如，第二材料層中的多晶硅層可以不同地摻雜，第二材料層中的柵氧化物可以有不同的柵氧化物厚度，或者第二材料層可以包括摻雜阱注入。使用材料的第一和第二界定層，可以形成第一和第二晶體管。
在一些實施例中，在構圖和腐蝕第一和第二材料層形成柵電極之前，介質(zhì)層也可以形成在第一有源區(qū)域和/或第二有源區(qū)域內(nèi)。當腐蝕和構圖第一和第二材料層形成柵電極之前，也腐蝕和構圖介質(zhì)層形成柵電極的介質(zhì)帽蓋。形成介質(zhì)帽蓋之后，形成源和漏區(qū)，后接形成與至少要形成無邊界接觸的那部分柵電極相鄰的間隔層。然后具有介質(zhì)帽蓋和絕緣柵電極的間隔層的晶體管已可以形成無邊界接觸。
現(xiàn)在詳細地介紹MOSFET晶體管的制造工藝的實施例。圖1A圖示出半導體襯底10，這里為未摻雜的硅晶片，其中已形成了p摻雜的阱(p阱)11。在半導體襯底上，已形成了柵氧化層12和p摻雜的多晶硅層14。柵氧化層12可以為例如熱生長的二氧化硅(SiO2)層，厚度約30-100埃，優(yōu)選50埃。例如通過化學汽相淀積技術淀積多晶硅層14，厚度約100-1000埃，優(yōu)選約400埃。N摻雜的多晶硅層14與P阱11的摻雜劑類型相反，并形成nFFT晶體管60的柵控制層(圖2F中所示)。
掩模層16也形成在n摻雜的多晶硅層14上。這里，掩模層16為如氮化硅(Si3N4)層的介質(zhì)層，通過低壓化學汽相淀積生長，厚度約2,000埃厚。使用常規(guī)的光刻腐蝕技術腐蝕并構圖掩模層16，開出多個開口18，形成所謂的淺溝槽隔離(STI)形式的有源區(qū)隔離。對圖1A中的結構進行腐蝕工藝，例如本領域公知條件下的反應離子腐蝕(RIE)工藝。參考圖1B，RIE工藝在部分多晶硅層14、柵氧化物12以及由開口18露出的襯底10中腐蝕淺溝槽20，這里約2400埃深。
圖1B’圖示出已形成淺溝槽20之后晶片10的俯視圖。淺溝槽20的內(nèi)周邊20’劃分出有源區(qū)域24A和24B。淺溝槽20的內(nèi)周邊20’以此方式與有源區(qū)域24A和24B的外周邊對準和重合。換句話說，淺溝槽20的內(nèi)周邊20’與有源區(qū)域24A和24B的外周邊共同延伸。在有源區(qū)域24A中，將形成nFET晶體管，在有源區(qū)域24B中，將形成pFET晶體管，如下所述。當在有源區(qū)域24A中形成nFET晶體管時，由淺溝槽20限定并與有源區(qū)域24A共同延伸的部分柵氧化層12和n摻雜的多晶硅層14用于形成nFET晶體管的柵電極，如下所述。
參考圖1C，接下來通過常規(guī)的熱氧化技術鈍化溝槽20，并用場氧化物填充，例如原硅酸四乙酯(TEOS)或高密度等離子體氧化物(HDP)，形成淺溝槽隔離(STI)或有源區(qū)隔離22。由于有源區(qū)隔離22形成在溝槽20內(nèi)，有源區(qū)隔離22的內(nèi)周邊與有源區(qū)域24A和24B共同延伸。
有源區(qū)隔離22的上表面位于襯底10的上表面上。這樣提供了一些優(yōu)點。例如，在隨后的處理步驟期間(例如，當拋光有源區(qū)隔離22時)，在有源區(qū)隔離22和相鄰的結構之間的表面邊界上形成草皮(divot)。如果有源區(qū)隔離22的上表面不位于襯底10的表面上，那么草皮將局部地位于襯底10內(nèi)。所述草皮導致較高的器件泄露。
接下來通過化學機械拋光(CMP)工藝處理圖1C中的結構，平面化結構的上表面。參考圖1D，這里為氮化硅(Si3N4)的另一掩模層26淀積在晶片10上。使用常規(guī)的光刻腐蝕技術腐蝕并構圖掩模層26，通過開口28露出有源區(qū)24B，同時覆蓋有源區(qū)24A。以此方式，掩模層26允許處理有源區(qū)24B，同時保護晶體管24A。在另一實施例中，代替氮化硅掩模，可以使用光刻掩模。
應該指出掩模層26和有源區(qū)隔離22一起形成覆蓋第一有源區(qū)域并限定與第二有源區(qū)24B外周邊共同延伸的開口的掩模。在所述掩模中，有源區(qū)隔離22部分或整個限定與第二有源區(qū)24B共同延伸的開口，因此開口28不需要與有源區(qū)24B共同延伸，僅需要覆蓋有源區(qū)24A。換句話說，開口28不需要與有源區(qū)域24A的外周邊精確對準和重合。因此，掩模層26的光刻腐蝕有高度的未對準公差。
參考圖1E，接下來將圖1D所示的結構暴露到腐蝕劑，除去有源區(qū)24B中的氮化硅層16和p摻雜的多晶硅層14。腐蝕工藝還除去有源區(qū)24B中部分或整個柵氧化物12。由有源區(qū)隔離22將腐蝕工藝(結合掩模層26，如果掩模層26延伸到有源區(qū)24B的外周邊)限制到有源區(qū)24B。換句話說，有源區(qū)隔離22和掩模層26一起作為掩模，將腐蝕工藝限制到有源區(qū)24B。因此，腐蝕工藝不影響有源區(qū)域24A中的p摻雜的多晶硅層14或柵氧化層12，是由于它們由掩模層26保護。
以上腐蝕工藝之后，對襯底10進行離子注入工藝，用n摻雜劑注入襯底10，穿過柵氧化層12的其余部分形成n阱30。進行以上腐蝕工藝時，注入工藝期間，掩模層26和有源區(qū)絕緣22(如果有的話)限制了對有源區(qū)24B的n摻雜劑離子注入。然后加熱圖1F中的結構，激活摻雜劑離子。此外，濕法腐蝕結構除去有源區(qū)24B中其余的柵氧化層12。同樣在所述情況中，掩模層26和有源區(qū)絕緣22(如果有的話)限制了對有源區(qū)24B的腐蝕工藝。
參考圖1F，然后在有源區(qū)24B中生長新的柵氧化層32。接下來在晶片上淀積p摻雜的多晶硅層34，填充柵氧化物32上的區(qū)域。處理p摻雜的多晶硅層34形成有源區(qū)24B中pFET晶體管62(圖2F所示)的柵控制層(圖2F所示)，如下所述。因此，介紹的實施例提供了pFET晶體管62(圖2F所示)的柵電極，具有與溝道區(qū)摻雜劑類型相反的多晶硅柵控制層。
參考圖1G，然后對圖1F中的結構進行化學機械拋光(CMP)工藝，腐蝕并平面化過量的多晶硅層直到掩模層26。然后結構再暴露到腐蝕劑，以相同的速率除去掩模層26和p摻雜的多晶硅層34。這里的腐蝕劑為phosphorone(即，磷酸H3PO4)。(在其它實施例中，可以使用等離子體腐蝕，例如化學下游腐蝕(CDE)，首先除去多晶硅層34，接下來除去掩模層26。)參考圖1H，然后對圖1G中的結構進行腐蝕工藝，選擇性地腐蝕氮化硅，但不顯著或根本不影響多晶硅。因此，腐蝕有源區(qū)24A內(nèi)的氮化硅層16，同時p摻雜的多晶硅層34基本上保持完好無損。
此時，在兩個有源區(qū)24A、24B中的多晶硅層14、34減少到等于或低于有源區(qū)隔離22的上表面的位置。此時，與有源區(qū)域24B共同延伸的部分n摻雜的多晶硅層34保留在有源區(qū)域24B內(nèi)。所述部分n摻雜的多晶硅層34基本上由劃分出有源區(qū)域24B的有源區(qū)隔離22定界。顯然，以上介紹的工藝不需要n摻雜的多晶硅層34的界定部分與有源區(qū)24對準。換句話說，工藝自對準。
總而言之，以上介紹的工藝在有源區(qū)24A、24B的每一個中制備出柵氧化層和多晶硅層，可以腐蝕和構圖形成兩個互補CMOS晶體管的柵電極。工藝提供了由與對應的溝道區(qū)相反類型的摻雜劑摻雜的多晶硅層14、34，由此提供了最佳的功函數(shù)。此外，以上工藝能使用相同的掩模形成n摻雜的多晶硅層34和n阱30。以此方式，獲得掩模數(shù)量的節(jié)約。此外，以上介紹的工藝提供了不同層的自對準。例如，n阱30與有源區(qū)24B和有源區(qū)隔離22自對準。n摻雜的多晶硅層34與有源區(qū)24B和有源區(qū)隔離22自對準。
此外，如下所述，當使用n摻雜的多晶硅層34形成有源區(qū)24B內(nèi)的柵電極時，n摻雜的多晶硅層24與柵電極自對準。
參考圖2A-2F，現(xiàn)在介紹在晶體管區(qū)域24A、24B內(nèi)形成晶體管以及形成連接到這些晶體管的源和/或漏區(qū)的無邊界接觸的工藝。
參考圖2A，使用如化學汽相淀積等的常規(guī)工藝在圖1H的結構上淀積較薄的未摻雜的多晶硅層36，這里為100-200埃厚。平面化之后，接下來使用如化學汽相淀積等的常規(guī)工藝在未摻雜的多晶硅層36上淀積導電層38，這里為硅化鎢(WSi2)。通常使用導電層38將形成在有源區(qū)24A、24B內(nèi)的晶體管柵電極連接到襯底10上的其它晶體管或器件。
在導電層38之前淀積未摻雜的多晶硅層36，以改善導電層38和襯底10上以前形成的結構之間的粘附性。來自多晶硅層14、34的摻雜劑分子滲入到多晶硅層36內(nèi)，增加了多晶硅層36的電導率。因此滲透產(chǎn)生導電層38和多晶硅層14、34之間良好的電連接。
由于多晶硅層36未摻雜，或摻雜很少，如果有的話，來自多晶硅層36的雜質(zhì)滲透到多晶硅層14、34內(nèi)。因此，多晶硅層36不顯著，或根本不改變形成在有源區(qū)24A和24B內(nèi)晶體管的功函數(shù)。此外，要減少來自層14、34中一個的摻雜劑分子交叉污染層14、34中的另一個，未摻雜的多晶硅層36的厚度和有源區(qū)24A和24B的距離之間的比值使來自層14、34中一個的摻雜劑分子對層14，34中的另一個的任何污染保持在要求的范圍內(nèi)。
形成導電層38之后，使用如化學汽相淀積等的常規(guī)工藝在襯底10上淀積介質(zhì)層40，這里為氮化硅(Si3N4)。參考圖2B，然后使用常規(guī)技術腐蝕并構2A中顯示的結構形成柵電極42、44。形成柵電極42、44的工藝期間，同時腐蝕并構圖介質(zhì)層40，并使用柵電極的相同掩模，在柵電極42、44上形成介質(zhì)帽蓋40A、40B。由于介質(zhì)帽蓋40A、40B在形成柵電極的相同步驟中形成，因此兩者使用相同的掩模。此外，由于介質(zhì)帽蓋40A、40B與柵電極42、44在相同的步驟中形成并使用與柵電極42、44相同的掩模，因此形成介質(zhì)帽蓋40A、40B的工藝為自對準工藝。
參考圖2C，接下來在有源區(qū)24B中形成源和漏區(qū)48。要這樣做，在圖2B所示的結構上形成離子注入掩模46，由此覆蓋有源區(qū)域24A，晶體管24B保持暴露。還參考圖2C’，有源區(qū)隔離22和柵電極44劃分出形成源和漏區(qū)48的注入窗口48A、48B。不需要使用離子注入掩模46來劃分注入窗口48A、48B。僅需要離子注入掩模46覆蓋有源區(qū)24A。因此形成離子注入掩模26使用的工藝為高度未對準的公差，是由于它不需要與以前形成的結構對準便可劃分注入窗口48A、48B。
形成離子注入掩模26之后，對所得結構進行離子注入工藝，注入適當?shù)膒型摻雜劑在有源區(qū)24B內(nèi)形成源和漏區(qū)48。形成源和漏區(qū)48之后，例如使用腐蝕劑除去離子注入掩模46。
下面參考圖2D，使用常規(guī)的工藝，在襯底10上形成第二離子注入掩模50。第二離子注入掩模50覆蓋有源區(qū)24B。采用離子注入掩模46，不使用第二離子注入掩模50來劃分要形成源和漏區(qū)52的注入窗口，其僅需要覆蓋有源區(qū)24B。因此，形成第二離子注入掩模50的工藝具有高度未對準公差。
形成第二離子注入掩模50之后，對所得結構進行離子注入工藝，注入適當?shù)膎型摻雜劑在有源區(qū)24A內(nèi)形成源和漏區(qū)52。形成源和漏區(qū)52之后，例如使用腐蝕劑除去離子注入掩模50。
此時，兩個晶體管60、62已分別形成在有源區(qū)24A、24B內(nèi)。形成晶體管60、62的柵電極42、44，使它們的每一個有一個介質(zhì)帽蓋(分別為介質(zhì)帽蓋40A、40B)。
參考圖2E，為了形成無邊界接觸，使用常規(guī)的工藝與柵電極42、44相鄰地形成介質(zhì)間隔層48，這里為氮化硅(Si3N4)間隔層。介質(zhì)間隔層48從介質(zhì)帽蓋40A、40B延伸到源和漏區(qū)48、52。結合介質(zhì)帽蓋40A、40B，介質(zhì)間隔層48覆蓋介質(zhì)材料中的柵電極42、44，由此將柵電極42、44與任何要形成的無邊界觸點絕緣。
參考圖2F，接下來使用常規(guī)工藝形成源和漏無邊界觸點54。簡而言之，要形成接觸，淀積導電層，這里為摻雜的多晶硅層。然后使用常規(guī)的光刻腐蝕技術腐蝕和構圖導電層形成接觸54。由于柵電極42、44由介質(zhì)帽蓋40A、40B和間隔層48覆蓋，由于任何可能的未對準引起的接觸54與柵電極42、44短路的可能性顯著減小。無邊界接觸一般可使單位面積內(nèi)有高密度晶體管。
以上介紹的工藝使用了幾個自對準步驟和未對準公差結構。因此，由于工藝具有高未對準公差，因此工藝提供了高成品率。此外，以上介紹的工藝具有使用的掩模數(shù)少于一些現(xiàn)有技術工藝的掩模數(shù)，同時提供了雙功函數(shù)晶體管和無邊界接觸的優(yōu)點。
其它的實施例在下面權利要求書的范圍內(nèi)。
例如，在以上介紹的工藝中，柵氧化層32可以形成與柵氧化層12具有不同的厚度(更厚或更薄)。此時，兩個晶體管形成有兩個不同的柵氧化物厚度，不需要任何附加的掩模。兩個晶體管可以為n型或p型晶體管，或晶體管中的一個可以為n型晶體管，另一個為p型晶體管。
在一些實施例中，參考圖3，參考圖1A-1H和2A-2F介紹的工藝也可以形成襯底10上DRAM單元的FET晶體管，例如晶體管70。在圖3所示的結構中，CMOS晶體管60、62不形成無邊界接觸(即，不對晶體管60、62進行參考圖2F介紹的工藝步驟)。然而，形成接觸FET晶體管70的漏區(qū)74的無邊界接觸72。注意在形成以上結構之前，即，形成晶片10中的p阱11的步驟之前，使用常規(guī)的工藝形成連接到FET晶體管70源區(qū)的溝槽電容器C。
形成無邊界接觸72之后，硼磷硅玻璃(BPSG)層76淀積在襯底的整個結構上。使用常規(guī)的光刻技術，在硼磷硅玻璃層76中腐蝕出多個通孔78形成接觸。在源/漏區(qū)48和52中摻雜接觸區(qū)之后，在源/漏區(qū)48和52中形成硅化層以減小這些區(qū)域中的接觸電阻。然后以任何常規(guī)的方式將鎢(W)淀積在通孔78中，形成源/漏區(qū)48和52的接觸。然后以任何常規(guī)的方式進一步處理結構形成其它的層和如互連層和鍵合焊盤等的結構。
權利要求
1.在半導體本體的不同的電隔離的有源區(qū)域中制造第一和第二MOSFET晶體管的方法，每個晶體管有多層，包括在有源區(qū)域上形成第一層；在第一有源區(qū)域上提供掩模，所述掩模限定了與第二有源區(qū)域共同延伸的開口；通過開口淀積材料形成第二層和第三層，所述第二和第三層與第二有源區(qū)域共同延伸；形成第一晶體管，第一層作為所述第一晶體管多層中的一層，形成第二晶體管，第二和第三層作為第二晶體管的多層中的一對層。
2.根據(jù)權利要求1的方法，其中第一層形成在第一和第二有源區(qū)域內(nèi)，該方法還包括從第二有源區(qū)域上除去整個或部分第一層。
3.根據(jù)權利要求1的方法，還包括形成有源區(qū)域隔離，限定第二有源區(qū)域，并電隔離第二有源區(qū)域，其中掩模包括有源區(qū)域隔離和至少部分限定開口的有源區(qū)域隔離。
4.根據(jù)權利要求3的方法，還包括在所述第一和第二有源區(qū)域上形成掩模層，除去所述掩模層的選擇部分露出所述第二有源區(qū)域，其中掩模層和有源區(qū)域一起形成掩模。
5.根據(jù)權利要求4的方法，還包括在所述第一層和所述半導體本體中腐蝕出溝槽，劃分出第一和第二有源區(qū)域，由此形成與第一有源區(qū)域共同延伸的第一界定層，在所述溝槽內(nèi)淀積材料形成有源區(qū)隔離，有源區(qū)隔離的上表面在所述半導體本體之上。
6.根據(jù)權利要求5的方法，還包括淀積材料在覆蓋第一有源區(qū)域的掩模上和在第二有源區(qū)內(nèi)形成第四層，除去部分第四層形成第二和第三層中的一個。
7.根據(jù)權利要求6的方法，其中除去部分第四層包括使用化學機械拋光(CMP)工藝腐蝕第四層，直到第四層等于或低于有源區(qū)域隔離的上表面。
8.根據(jù)權利要求1的方法，其中半導體本體有第一類型的摻雜劑，所述材料包括在半導體本體中形成摻雜阱的第二類型的摻雜劑，第二層為摻雜的阱。
9.根據(jù)權利要求1的方法，其中第一層為第一柵氧化層，該方法還包括淀積第一多晶硅層，第一多晶硅層為第一晶體管的多層中的一個，其中掩模覆蓋了第一多晶硅層，其中第二層為第二柵氧化物層，第三層為第二多晶硅層，其中形成第一晶體管包括腐蝕和構圖第一柵氧化物和第一多晶硅層形成第一柵電極，其中形成第二晶體管包括腐蝕和構圖第二柵氧化物和第二多晶硅層形成第二柵電極。
10.根據(jù)權利要求9的方法，其中所述第一和第二多晶硅層中的一個包括n摻雜的多晶硅層，所述第一和第二多晶硅層中的另一個包括p摻雜的多晶硅層。
11.根據(jù)權利要求9的方法，其中第一柵氧化層和第二柵氧化層具有不同的厚度。
12.根據(jù)權利要求9的方法，還包括在第二多晶硅層上淀積介質(zhì)層，其中當腐蝕和構圖第二柵氧化物層和第二多晶硅層形成第二柵電極時，腐蝕和構圖介質(zhì)層在第二柵電極中的第二多晶硅層上形成介質(zhì)帽蓋。
13.根據(jù)權利要求12的方法，其中形成第二晶體管還包括提供第二掩模，在半導體本體中形成第二晶體管的源和漏區(qū)，通過第二掩模在半導體本體中注入材料，形成第一晶體管的源和漏區(qū)，該方法還包括形成與第二柵電極一側相鄰的介質(zhì)間隔層，介質(zhì)間隔層從介質(zhì)帽蓋延伸到與第二柵電極一側相鄰的源和漏區(qū)中的一個，以及形成到所述源和漏區(qū)中一個的導電接觸，導電接觸通過介質(zhì)帽蓋和介質(zhì)間隔層與第二柵電極電隔離。
14.根據(jù)權利要求12的方法，還包括在淀積介質(zhì)層之前除去至少部分覆蓋第一有源區(qū)域的掩模，其中介質(zhì)層淀積在第一有源區(qū)內(nèi)的第一多晶硅層上，當腐蝕并構圖第一柵氧化物和第一多晶硅層形成第一柵電極時，腐蝕并構圖介質(zhì)層，在第一柵電極中的第一多晶硅層上形成第二介質(zhì)帽蓋。
15.根據(jù)權利要求13的方法，其中形成第一晶體管還包括提供第三掩模形成半導體本體中第一晶體管的源和漏區(qū)，通過第三掩模在半導體本體中注入材料形成第一晶體管的源和漏區(qū)，該方法還包括形成與第一柵電極一側相鄰的介質(zhì)間隔層，介質(zhì)間隔層從第二介質(zhì)帽蓋延伸到與所述第一柵電極一側相鄰的第一晶體管的源和漏區(qū)中的一個，以及形成到所述源和漏區(qū)中一個的導電接觸，導電接觸通過第二介質(zhì)帽蓋和介質(zhì)間隔層與第一柵電極隔離。
16.在半導體本體的不同的電隔離的有源區(qū)域中制造第一和第二MOSFET晶體管的方法，每個晶體管有多層，包括在有源區(qū)域的半導體本體上淀積第一柵氧化層和第一多晶硅層；在所述第一柵氧化物和多晶硅層以及所述半導體本體中腐蝕出溝槽，劃分出第一和第二有源區(qū)域，由此形成第一界定的柵氧化物和與第一有源區(qū)域共同延伸的多晶硅層；在所述溝槽內(nèi)淀積材料形成有源區(qū)隔離，有源區(qū)隔離的上表面在所述半導體本體之上；在所述第一和第二有源區(qū)域上形成掩模層；除去所述掩模層的選擇部分露出所述第二有源區(qū)域，其中掩模層和有源區(qū)域隔離一起形成掩模，限定了與第二有源區(qū)域共同延伸的開口，有源區(qū)域隔離部分或整個限定了所述開口；通過開口淀積材料形成第二柵氧化層和第二多晶硅層，所述第二柵氧化層和第二多晶硅層與所述第二有源區(qū)域共同延伸；形成第一晶體管，第一界定的柵氧化物和多晶硅層作為第一晶體管多層的一對層，形成第二晶體管，第二柵氧化層和第二多晶硅層作為第二晶體管多層的一對層。
17.根據(jù)權利要求16的方法，還包括從第二有源區(qū)域上除去整個或部分第一柵氧化層。
18.根據(jù)權利要求16的方法，還包括通過開口淀積材料在掩模上和在第二有源區(qū)內(nèi)形成第四層，以及除去部分第四層形成第二柵氧化物和第二多晶硅層中的一個。
19.根據(jù)權利要求18的方法，其中除去部分第四層包括使用化學機械拋光(CMP)工藝腐蝕第四層，直到第四層等于或低于有源區(qū)域隔離的上表面。
20.根據(jù)權利要求16的方法，其中半導體本體具有第一類型的摻雜劑，該方法還包括通過開口注入第二種類型的摻雜劑在半導體本體中形成摻雜的阱，摻雜的阱具有與第二有源區(qū)域共同延伸的外邊界。
21.根據(jù)權利要求16的方法，其中所述第一和第二多晶硅層中的一個包括n摻雜的多晶硅層，所述第一和第二多晶硅層中的另一個包括p摻雜的多晶硅層。
22.根據(jù)權利要求16的方法，其中第一柵氧化層和第二柵氧化層具有不同的厚度。
23.根據(jù)權利要求16的方法，其中形成第二晶體管包括腐蝕并構圖第二柵氧化物和第二多晶硅層形成柵電極，柵電極和有源區(qū)隔離區(qū)域限定了第二有源區(qū)內(nèi)的源和漏區(qū)，用于形成第二晶體管的源和漏區(qū)；在所述第一和第二有源區(qū)上形成第二掩模層；除去所述掩模層的選擇部分露出所述第二有源區(qū)域，其中掩模層和有源區(qū)域隔離一起形成掩模，限定了與第二有源區(qū)域共同延伸的第二開口，有源區(qū)域隔離整個或部分限定了第二開口；通過第二開口將摻雜劑材料注入到有源和漏區(qū)內(nèi)形成半導體本體內(nèi)第二晶體管的源區(qū)和漏區(qū)。
24.根據(jù)權利要求23的方法，還包括在第二多晶硅層上淀積介質(zhì)層，其中當腐蝕和構圖第二柵氧化物和第二多晶硅層形成第二柵電極時，腐蝕和構圖介質(zhì)層在第二柵電極中的第二多晶硅層上形成介質(zhì)帽蓋。
25.根據(jù)權利要求24的方法，還包括形成與第二柵電極一側相鄰的介質(zhì)間隔層，介質(zhì)間隔層從介質(zhì)帽蓋延伸到與第二柵電極所述側相鄰的源和漏區(qū)中的一個，以及形成到所述源和漏區(qū)中一個的導電接觸，導電接觸通過介質(zhì)帽蓋和介質(zhì)間隔層與第二柵電極電隔離。
26.根據(jù)權利要求25的方法，形成第一晶體管還包括腐蝕并構圖第一柵氧化物和第一多晶硅層以形成第二柵電極，第二柵電極和有源區(qū)域隔離限定了第一有源區(qū)域中的第二源和漏區(qū)，用于形成第二晶體管的源和漏區(qū)，該方法還包括在所述第一和第二有源區(qū)域上形成第三掩模層；除去所述第二掩模層的選擇部分露出所述第一有源區(qū)域，其中掩模層和有源區(qū)域隔離一起形成掩模，限定了與第一有源區(qū)域共同延伸的第三開口，有源區(qū)域隔離整個或部分限定了第二開口；通過第三開口將摻雜劑材料注入到第二源和漏區(qū)內(nèi)形成半導體本體內(nèi)第一晶體管的第二源區(qū)和漏區(qū)。
27.根據(jù)權利要求26的方法，還包括在淀積介質(zhì)層之前除去至少部分覆蓋第一有源區(qū)域的掩模，其中介質(zhì)層淀積在第一有源區(qū)內(nèi)的第一多晶硅層上，當腐蝕并構圖第一柵氧化物和第一多晶硅層形成第一柵電極時，腐蝕并構圖介質(zhì)層在第一柵電極中的第一多晶硅層上形成第二介質(zhì)帽蓋。
28.根據(jù)權利要求27的方法，還包括形成與第一柵電極一側相鄰的第二介質(zhì)間隔層，第二介質(zhì)間隔層從第二介質(zhì)帽蓋延伸到與所述第一柵電極一側相鄰的第二源和漏區(qū)中的一個，以及形成到所述第二源和漏區(qū)中一個的第二導電接觸，第二導電接觸通過第二介質(zhì)帽蓋和第二介質(zhì)間隔層與第一柵電極電隔離。
全文摘要
提供一種在半導體本體的不同的電隔離的有源區(qū)域中制造第一和第二MOSFET晶體管的方法。每個晶體管有多層。第一柵氧化層和第一多晶硅層淀積在有源區(qū)域上的半導體本體上。劃分出第一和第二有源區(qū),由此形成與第一有源區(qū)域共同延伸的第一界定的柵氧化層和多晶硅層。淀積材料形成有源區(qū)域隔離,有源區(qū)域隔離的頂表面在所述半導體本體以上。然后在所述第一和第二有源區(qū)域上形成掩模層,除去它的選擇部分露出所述第二有源區(qū)域。形成第二柵氧化層和第二多晶硅層,所述第二層和第二多晶硅層與第二有源區(qū)域共同延伸。形成第一晶體管和第二晶體管。
文檔編號H01L21/8242GK1251470SQ9912310
公開日2000年4月26日 申請日期1999年10月20日 優(yōu)先權日1998年10月20日
發(fā)明者R·倫加拉亞, J·貝因特納爾, U·格呂寧, H·O·約阿希姆 申請人:西門子公司