專利名稱：在具有高低拓樸區(qū)域的集成電路上形成布線層的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路制造方法，更特別是涉及在集成電路上形成布線層的方法，以及藉此形成的集成電路。
集成電路廣泛用于消費(fèi)和商業(yè)應(yīng)用中。隨著集成電路元件的集成密度持續(xù)增加，集成電路上的拓樸差異可能持續(xù)地增加。這些高和低拓樸區(qū)域之間的拓樸差異可能使得在集成電路上形成高密度連接(亦稱為布線層)更增加困難。在本文中，“高”和“低”用來界定相對(duì)于彼此的拓樸差異，而不代表絕對(duì)的拓樸水平高度。
特別是，在集成電路存儲(chǔ)元件中，高拓樸區(qū)域一般包括一存儲(chǔ)單元陣列區(qū)域，而低拓樸區(qū)域一般包括一周邊電路區(qū)域，用來支持存儲(chǔ)單元陣列的電路則被制造于其中。更具體地說，在動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)集成電路中，高拓樸區(qū)域一般包括一DRAM單元陣列區(qū)域，其包括多個(gè)電容器于其中，低拓樸區(qū)域包括一DRAM周邊電路區(qū)域。在包括有堆疊電容器的DRAM元件中，可能存在有高至1μm或更多的拓樸差異。
最后，還已知提供合并存儲(chǔ)和邏輯(MML)集成電路，其將存儲(chǔ)集成電路和邏輯集成電路的功能合并到單一集成電路基體。在這些MML集成電路中，高拓樸區(qū)域一般包括一存儲(chǔ)單元陣列區(qū)域，低拓樸區(qū)域一般包括一邏輯電路區(qū)域。特別對(duì)于合并DRAM和邏輯(MDL)集成電路，由于在存儲(chǔ)單元陣列區(qū)域中使用堆疊的電容器或其他三維空間電容器結(jié)構(gòu)，所以高至1μm或更多的拓樸差異可能存在。


圖1至3說明傳統(tǒng)DRAM元件的制造剖視圖，以便說明這些大拓樸差異如何發(fā)生。圖1至3說明一DRAM制造程序，其中應(yīng)用電容器于位線上(Capacity-On-Bitline，COB)結(jié)構(gòu)。在圖1至3中，參考標(biāo)號(hào)A代表高拓樸區(qū)域，特別是DRAM單元陣列區(qū)域，參考標(biāo)號(hào)B代表低拓樸區(qū)域，特別是DRAM周邊電路區(qū)域。
現(xiàn)參考圖1，一個(gè)場(chǎng)氧化層12形成于集成電路基底(諸如半導(dǎo)體基底10)的元件隔離區(qū)間內(nèi)，因而界定出一有主動(dòng)(有源)元件形成于其上的主動(dòng)區(qū)間。一柵極絕緣層形成于基底10的主動(dòng)區(qū)間中，且柵極14分別形成于柵極絕緣層和場(chǎng)氧化層12的預(yù)定部分。
接著，基底10被離子植入低濃度雜質(zhì)。隨后，包括絕緣材料的間隔物16形成于柵極14的兩側(cè)壁?；?0被離子植入高濃度雜質(zhì)以便在基底10中形成具有輕摻雜漏極(LDD)結(jié)構(gòu)的源/漏區(qū)域，柵極14的兩側(cè)均定置于其中。結(jié)果，形成一個(gè)場(chǎng)效應(yīng)晶體管(EFT)。
一緩沖氧化層18形成于具有柵極14和場(chǎng)氧化層12于其上的基底10上。包括有高溫氧化薄膜型材料，諸如硼磷硅玻璃(Boron Phosphorus SilicateGlass，BSPG)的第一絕緣層20，由于上述程序而形成于該表面上，且第一絕緣層20被允許在預(yù)定溫度下回流(reflow)。緩沖氧化層18的形成可防止晶體管因P離子或B離子摻雜于柵極14時(shí)被破壞，其可能發(fā)生于第一絕緣層20形成有一高溫氧化層型材料(諸如BPSG)時(shí)，或者免于薄膜被蒸發(fā)形成時(shí)所產(chǎn)生的等離子破壞。
第一直接接觸孔藉由選擇性地蝕刻第一絕緣層20的預(yù)定部分而形成，使得基底10上將形成位線的表面裸露出。一導(dǎo)電薄膜形成于包括有第一接觸孔(亦稱為直接接觸(DC)孔)的第一絕緣層20上。位線22藉由選擇性地蝕刻而形成，使得絕緣層20的表面部分裸露出。
如圖2所示，包括一高溫氧化薄膜型材料(例如BPSG)的第二絕緣層24形成于包括有位線22的第一絕緣層20上。第二絕緣層24被允許在預(yù)定溫度下回流。第二接觸孔，亦稱為深埋接觸(Buried Contact，BC)孔，藉由選擇性地蝕刻第二絕緣層24、第一絕緣層20和緩沖氧化層18的預(yù)定部分而形成，使得將形成電容器的基體10的表面部分裸露出。第一導(dǎo)電層(包括具有高濃度雜質(zhì)的多晶硅)形成于有第二深埋孔的第二絕緣層上。一儲(chǔ)存電極26藉由選擇性地蝕刻導(dǎo)電層而形成于高拓樸區(qū)域A上。一介電層28形成于該儲(chǔ)存電極26表面上。一導(dǎo)電層(包括具高濃度雜質(zhì)的多晶硅)形成于有介電層28于其上的第二絕緣層24上。藉選擇性地蝕刻導(dǎo)電層而形成一板電極30。結(jié)果，包括有儲(chǔ)存電極26、介電層28和板電極30的堆疊電容器結(jié)構(gòu)形成于高拓樸存儲(chǔ)單元陣列區(qū)域A中。
包括高溫氧化薄膜型材料(例如BPSG)的第三絕緣層32形成于有電容器于其上的第二絕緣層24上。第三絕緣層被允許在預(yù)定溫度下回流。隨后，具有各式高寬比(aspect ratio)的第三接觸孔藉由依順序蝕刻第一、第二和第三絕緣層20，24，32、緩沖氧化層18和柵極絕緣層而形成，使得低拓樸周邊電路區(qū)域B內(nèi)的板電極30的表面以及在主動(dòng)區(qū)域的表面部分裸露出。
一具有諸如Ti/TiN結(jié)構(gòu)的粘著金屬層、一包括Al基合金的導(dǎo)電層、及一包括TiN的抗反射層形成于有第三接觸孔的第三絕緣層32上。隨后，藉蝕刻該層的預(yù)定部位，第一金屬布線層34形成于高拓樸存儲(chǔ)單元陣列區(qū)域A和低拓樸周邊電路區(qū)域B。
現(xiàn)參考圖3，第四絕緣層36，諸如“未摻雜硅玻璃(USG)/覆硅玻璃(SOG)”，形成于有金屬布線層34于其上的第三絕緣層32上。第四絕緣層36藉由SOG回蝕(etch-back)程序而形成。透孔藉由選擇性地蝕刻第四絕緣層36而形成，使得形成于周邊電路區(qū)域B的第一金屬布線層34的表面被部分地裸露出。
具有諸如“Ti/TiN”結(jié)構(gòu)的粘著金屬層、包括Al基合金的導(dǎo)電層、以及包括TiN的抗反射層形成于有透孔的第四絕緣層36上。隨后，藉由蝕刻第二布線層的預(yù)定部位，第二布線層38被形成于高拓樸存儲(chǔ)單元陣列區(qū)域A以及低拓樸周邊電路區(qū)域B內(nèi)，而完成此程序。
如圖2所示，對(duì)于傳統(tǒng)的DRAM裝置，第一金屬布線層34藉由形成一導(dǎo)電薄膜然后蝕刻而形成，而存儲(chǔ)單元陣列區(qū)域A和周邊電路區(qū)域B之間的拓樸差異，因電容器形成于存儲(chǔ)單元區(qū)域A中而可能高至1.0μm或更多。此拓樸差異可能產(chǎn)生制造上的問題。
特別是，在具有1.0μm或更多的拓樸差異的傳統(tǒng)DRAM元件中，找尋一個(gè)可被高拓樸存儲(chǔ)單元陣列區(qū)域A和低拓樸周邊電路區(qū)域B兩者應(yīng)用的光刻邊界可能是困難的。為此，可能需要設(shè)定一設(shè)計(jì)原則使得第一金屬布線層34的間距有足夠的邊界來形成所希望的金屬圖案。
然而，若設(shè)計(jì)原則的設(shè)定，使得當(dāng)DRAM元件被設(shè)計(jì)時(shí)，第一金屬布線層34的間距具有足夠的邊界，則在周邊電路區(qū)域的第一金屬布線層間距可能需要被設(shè)定到一類似的程度。如此可能在周邊電路區(qū)域產(chǎn)生低柵極密度。例如，在MML/MDL集成電路中，在邏輯區(qū)域的柵極密度可能無法與純邏輯集成電路相比，所以，高性能的MML/MDL集成電路可能難以制造。
所以，本發(fā)明的一目的在于提供一種將布線層形成于集成電路上的方法，以及藉此形成的集成電路。
本發(fā)明的另一目的在于提供將布線層形成于具有高低拓樸區(qū)域的集成電路上的方法，以及藉此形成的集成電路。
這些和其他目的可根據(jù)本發(fā)明而提供，其藉由在低拓樸區(qū)域上形成一下布線層，但不在集成電路上的高拓樸區(qū)域。然后，一絕緣層形成于至少該低拓樸區(qū)域上。然后，一上布線層形成于低拓樸區(qū)域和高拓樸區(qū)域上?？闪私獾氖牵跋隆焙汀吧稀钡淖盅郾挥脕泶韮蓚€(gè)布線層在集成電路上彼此之間的關(guān)系。
藉由在低拓樸區(qū)域，而非高拓樸區(qū)域，形成下金屬布線層，因?yàn)椴恍杩紤]拓樸差異，一高密度下金屬布線層可被形成。而且，由于下布線層形成于低拓樸區(qū)域而非高拓樸區(qū)域，所以接下來形成于低拓樸區(qū)域和高拓樸區(qū)域的上布線層可具有縮小的拓樸差異。因此，下布線層和上布線層可以高密度形成。
在本發(fā)明一實(shí)施例中，集成電路是一存儲(chǔ)集成電路，其中的高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，且低拓樸區(qū)域包括一周邊電路區(qū)域。下布線層包括第一水平高度金屬布線層，上布線層包括在高拓樸區(qū)域的第一水平高度金屬布線層以及在低拓樸區(qū)域的第二水平高度金屬布線層。集成電路也可為DRAM集成電路，使得高拓樸區(qū)域包括具有多個(gè)電容器的DRAM存儲(chǔ)單元陣列區(qū)域，且低拓樸區(qū)域包括DRAM周邊區(qū)域。
在另一實(shí)施例中，集成電路為MML集成電路，其中的高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，且低拓樸區(qū)域包括一邏輯電路區(qū)域。最后，在另一實(shí)施例中，集成電路為MDL集成電路，其中高拓樸區(qū)域包括一具有多個(gè)堆疊電容器的DRAM單元陣列區(qū)域，且低拓樸區(qū)域包括一邏輯電路區(qū)域。
根據(jù)本發(fā)明的集成電路包括一集成電路基底和在集成電路基底的主動(dòng)(有源)區(qū)域和絕緣區(qū)域。多個(gè)導(dǎo)電和絕緣層被包括于該集成電路基底上，在該集成電路基底上界定出高和低拓樸區(qū)域。一下布線層被提供于該低拓樸區(qū)域，而非在高拓樸區(qū)域。一上布線層被提供于低拓樸區(qū)域和高拓樸區(qū)域。一絕緣層被提供于下布線層和上布線層之間。存儲(chǔ)集成電路、DRAM集成電路、MML集成電路和MDL集成電路實(shí)施例可如上所述地被提供。
因?yàn)榇鎯?chǔ)單元區(qū)域的第一金屬布線層和周邊區(qū)域的第二金屬布線層可同時(shí)形成，所以可減小及優(yōu)選地消除因拓樸差異造成的缺陷及/或聚焦深度限制造成的性能沖突(performance impact)。所以，例如在MML集成電路中，第一金屬布線層和在邏輯區(qū)域的第二金屬布線層的間距可以相同于高性能邏輯集成電路的程度而形成。
圖1至3為在中間制造步驟期間，傳統(tǒng)DRAM元件的剖視圖；圖4至圖6為在中間制造步驟期間，根據(jù)本發(fā)明的DRAM的剖視圖。
本發(fā)明現(xiàn)將參考附圖而于下文中詳細(xì)地說明，本發(fā)明的優(yōu)選實(shí)施例顯示于附圖中。然而，本發(fā)明可具體地具有很多不同的形式，不應(yīng)解釋成被限制在本文中所述的實(shí)施例中；而是，這些實(shí)施例被提供來使得揭示內(nèi)容可詳細(xì)和完整，而且可完全將本發(fā)明的范圍傳達(dá)給本領(lǐng)域的技術(shù)人員。在附圖中，為了清楚起見，層和區(qū)域的厚度被夸大。相同的數(shù)字代表相同元件?？闪私獾氖?，當(dāng)一元件，諸如一層、區(qū)域或基底，被稱為是在另一元件“上”，它可直接在其他元件上或也可存在有一介于中間的元件。相對(duì)地，當(dāng)一元件被稱為是“直接”在另一元件上，則沒有任何介于中間的元件存在。而且，本文中所敘述和繪示的各個(gè)實(shí)施例也包括其互補(bǔ)導(dǎo)電型式的實(shí)施例。
根據(jù)本發(fā)明，第一水平高度金屬布線層僅形成于低拓樸區(qū)域，諸如一周邊電路區(qū)域或邏輯電路區(qū)域。然后，在低拓樸區(qū)域的第二水平高度金屬布線層以及在高拓樸區(qū)域，諸如一存儲(chǔ)單元陣列區(qū)域的第一水平高度金屬布線層，則被同時(shí)形成。如此可允許高間距布線形成于存儲(chǔ)單元陣列區(qū)域和周邊電路區(qū)域或邏輯區(qū)域兩者，僅管這些區(qū)域之間的大拓樸差異高至1.0μm或更多。當(dāng)制造MML集成電路時(shí)，邏輯區(qū)域因而可達(dá)到單獨(dú)的邏輯集成電路的性能程度。
圖4至6繪示根據(jù)本發(fā)明的DRAM集成電路于中間制造步驟期間的剖視圖。類似的制造步驟可應(yīng)用于MML集成電路。在圖4至6中，參與標(biāo)號(hào)A代表高拓樸區(qū)域，諸如存儲(chǔ)單元陣列區(qū)域。參考標(biāo)號(hào)B代表低拓樸區(qū)域，諸如周邊電路區(qū)域或邏輯電路區(qū)域，在本文中也稱為周邊/邏輯電路區(qū)域。
現(xiàn)參考圖4，場(chǎng)氧化區(qū)域102或其他隔離區(qū)域形成于集成電路基底(諸如半導(dǎo)體基底100)的一元件隔離區(qū)域，以界定出一形成有主動(dòng)元件的主動(dòng)區(qū)域。在基底100的主動(dòng)區(qū)域中形成一柵極絕緣層，柵極104分別形成于柵極絕緣層和場(chǎng)氧化區(qū)域102的預(yù)定部分。
其次，低濃度雜質(zhì)被植入基底100。包括有絕緣物質(zhì)的間隔物106被形成于柵極104的兩側(cè)壁，且具有LDD結(jié)構(gòu)的源/漏區(qū)域形成于基底100。因此形成FET。緩沖氧化層108接著形成在基底100上，包括在柵極104上和在場(chǎng)氧化區(qū)域102上。
包括例如低溫氧化層的第一絕緣層110接著被形成于基底100上。第一絕緣層110藉由例如使用回蝕程序及/或CMP程序而整平。
第一接觸孔(DC)藉由選擇性蝕刻第一絕緣層110而形成，使得基底100上形成有位線的表面被裸露出。一導(dǎo)電層形成于有第一接觸孔的第一絕緣層110上。隨后，位線112藉由選擇性蝕刻導(dǎo)電層而形成，使得絕緣層110表面的預(yù)定部位裸露出。
如圖5所示，第二絕緣層114，包括例如低溫氧化薄膜，形成于有位線112的第一絕緣層110上。第二絕緣層114藉使用回蝕程序及/或CMP程序而整平。第二接觸孔(BC)藉選擇性地蝕刻第二絕緣層114、第一絕緣層110和緩沖氧化層108而形成，使得在電容器區(qū)域的基底表面部分裸露出。一導(dǎo)電層，優(yōu)選地包括具高濃度雜質(zhì)的多晶硅，形成于有第二接觸孔的第二絕緣層114上。一儲(chǔ)存電極116藉由選擇性地蝕刻導(dǎo)電層而形成于存儲(chǔ)單元陣列區(qū)域A。
一電容器介電層118形成于儲(chǔ)存電極116上。導(dǎo)電層，例如包括具高濃度雜質(zhì)的多晶硅，形成于有電容器介電層118于其上的第二絕緣層114上。隨后，電阻端子122和板電極120藉選擇性蝕刻而界定出。結(jié)果形成具有儲(chǔ)存電極116/介電層118/板電極120的堆疊結(jié)構(gòu)的電容器。包括于電容器中的儲(chǔ)存電極116在高度上可大于7000，以便提供大于30fF/單位單元的靜電電容給一DRAM單元。為此，存儲(chǔ)單元陣列區(qū)域A和周邊/邏輯電路區(qū)域B之間的高度差可超過1.0μm。
第三絕緣層124，例如包括低溫氧化薄膜，被形成且透過回蝕程序整平。具有各別不同長(zhǎng)/寬比的第三接觸孔藉由蝕刻第一、第二和第三絕緣層110，114，124，緩沖氧化層108和柵極絕緣層而形成，使得板電極120、周邊/邏輯電路區(qū)域B的主動(dòng)區(qū)域的表面、以及在周邊/邏輯電路區(qū)域B的電阻端子122的表面分別裸露出。
第一導(dǎo)電插頭126，包括例如W或Al基合金，形成于第三接觸孔中。具有“Ti/TiN”堆疊結(jié)構(gòu)的阻障金屬層可形成于第一導(dǎo)電插頭126下方。一具有“Ti/TiN”堆疊結(jié)構(gòu)的粘著金屬層、一具有例如Al基合金或Cu基合金的導(dǎo)電層、和一包括例如TiN的抗反射層，可形成于有導(dǎo)電插頭126于其上的第三絕緣層124上。這些層選擇性地被蝕刻，使得在存儲(chǔ)單元陣列區(qū)域A的第三絕緣層124的整個(gè)表面，以及在周邊/邏輯電路區(qū)域B中的第三絕緣層124的預(yù)定表面，被允許裸露出。結(jié)果，多個(gè)第一金屬布線128形成于第三絕緣層124上的周邊/邏輯電路區(qū)域B中。第一金屬布線128可包括抗反射層和粘著金屬層于其各自的上側(cè)和下側(cè)。第一導(dǎo)電插頭126可包括Cu基合金、W或Al基合金。當(dāng)?shù)谝粚?dǎo)電插頭126包括Cu基合金時(shí)，第三接觸孔中的阻障金屬層優(yōu)選地包括WxNy。
如上所述，金屬布線層128不形成于高拓樸存儲(chǔ)單元陣列區(qū)域A中的絕緣層124上，而是形成于低拓樸周邊/邏輯電路區(qū)域B中。若第一金屬布線層128也形成于存儲(chǔ)單元區(qū)域A的第三絕緣層124上時(shí)，則由于在形成布線層的光蝕期間的聚焦深度的限制，可能很難去得到可滿足高拓樸區(qū)域A和低拓樸區(qū)域B的光刻邊界。因此，在周邊/邏輯電路區(qū)域B中的第一金屬布線層間距不會(huì)達(dá)到相當(dāng)于純邏輯電路設(shè)計(jì)的設(shè)計(jì)原則的程度，例如在0.93至0.97μm的程度。
現(xiàn)參考圖6，第四絕緣層130，例如包括低溫氧化薄膜，形成于有第一金屬布線層128于其上的第三絕緣層124。第四絕緣層130以例如CMP程序整平。透孔藉由選擇蝕刻第四絕緣層130而形成，使得第一金屬布線層128的表面部分裸露出。因?yàn)樾纬傻谒慕^緣層130的蒸發(fā)和蝕刻程序，在基底(其中第一金屬布線層128僅形成于相對(duì)較低的拓樸區(qū)域B中)上進(jìn)行，所以透孔可有小于3∶1的高寬比。
第二導(dǎo)電插頭132，例如包括W或Al基合金，形成于透孔中。具有“Ti/TiN”堆疊結(jié)構(gòu)的阻障金屬層可形成于第二導(dǎo)電插頭132下方。一例如具有“Ti/TiN”堆疊結(jié)構(gòu)的粘著金屬層、一例如具有Al基合金或Cu基合金的導(dǎo)電層、及一例如包括TiN的抗反射層形成于有導(dǎo)電插頭132于其上的第四絕緣層130上。這些層被選擇性地蝕刻，使得第四絕緣層130的預(yù)定部分表面裸露出。于是，第一金屬布線層134形成于存儲(chǔ)單元陣列區(qū)域A中，第二金屬布線層136被形成于周邊/邏輯電路區(qū)域B中。
形成于存儲(chǔ)單元陣列區(qū)域A的第一金屬布線層134，及形成于周邊/邏輯電路區(qū)域B的第二金屬布線層136，可在上述各自的上側(cè)和下側(cè)，包括抗反射層和粘著金屬層。在抗反射層和粘著金屬層形成之前，導(dǎo)電層優(yōu)選地形成于金屬布線層134，136之上和下側(cè)。第二金屬布線層136透過第二導(dǎo)電插頭132連接到第一金屬布線層128。第二導(dǎo)電插頭132可包括例如Cu基合金、W或Al基合金。當(dāng)?shù)诙?dǎo)電插頭126包括Cu基合金時(shí)，在透孔中的阻障金屬層優(yōu)選地可包括WxNy。
結(jié)果，如圖6所示，第一至第三絕緣層110，114，124形成于設(shè)有一電容器(具有COB結(jié)構(gòu)及/或堆疊結(jié)構(gòu))的基底100上。第一金屬布線層128形成于周邊/邏輯電路區(qū)域B中的第三絕緣層124，而非在存儲(chǔ)單元區(qū)域A中。第四絕緣層130形成于有第一金屬布線層于其上的第三絕緣層124。第一金屬布線層134形成于存儲(chǔ)單元陣列區(qū)域A的第四絕緣層130上。第二金屬布線層136形成于周邊/邏輯電路區(qū)域B中的第四絕緣層130上。
因?yàn)榈谝唤饘俨季€層128首先形成于周邊/邏輯電路區(qū)域B(其高度低于存儲(chǔ)單元陣列區(qū)域A)中，所以在布線層形成的光蝕期間，光刻邊界可有效率地維持著。第一金屬布線層128的間距因而可達(dá)到純邏輯電路的設(shè)計(jì)原則的程度。
此外，相比于第三絕緣層124有充分厚度且通過化學(xué)機(jī)械拋磨(CMP)程度被整平而隨后形成接觸孔的情況，長(zhǎng)/寬比(高寬比)可減小到4或更小。因此，本發(fā)明可防止深孔形成程序所造成的輪廓特征被破壞，因而可提高可靠度。最后，由于當(dāng)?shù)谝唤饘俨季€層128僅被形成于周邊區(qū)域B時(shí)，可進(jìn)行形成第四絕緣層128的蒸發(fā)和整平程序，所以存儲(chǔ)單元陣列區(qū)域A和周邊/邏輯電路區(qū)域B之間的拓樸差異可以減少及/或消除。
當(dāng)制造一MDL集成電路其存儲(chǔ)單元陣列區(qū)域和邏輯電路區(qū)域之間的拓樸差異大于1.0μm時(shí)，可實(shí)施本發(fā)明使得在第一金屬布線層首先形成于邏輯電路區(qū)域中之后，在存儲(chǔ)單元陣列區(qū)域中的第一金屬布線層和在邏輯電路區(qū)域中的第二金屬布線層可同時(shí)形成。如此可以得到很多優(yōu)點(diǎn)。例如，充份的光刻邊界可在布線層形成期間被該程序保持，使得在邏輯電路區(qū)中的第一金屬布線間距可維持純邏輯電路的設(shè)計(jì)原則。而且，深接觸孔的長(zhǎng)/寬比(高寬比)可達(dá)到4，因而減少較大高寬比接觸孔所造成的可靠度問題。最后，可得到存儲(chǔ)單元陣列區(qū)域A和邏輯電路區(qū)域B之間的平面化情況。
圖式和說明書已顯示本發(fā)明典型的優(yōu)選實(shí)施例，雖然其中使用了特定的字詞，但是他們僅以通稱和描述性的意義來使用，不作為限制目的，本發(fā)明的范圍被陳述于下述的權(quán)利要求的范圍中。
權(quán)利要求
1.一種在具有高低拓樸區(qū)域的集成電路上形成布線層的方法，該方法包括以下步驟在該低拓樸區(qū)域，而非該高拓樸區(qū)域上，形成一下布線層；接著在至少該低拓樸區(qū)域形成一絕緣層；然后在該低拓樸區(qū)域和該高拓樸區(qū)域上形成一上布線層。
2.如權(quán)利要求1所述的方法，其中該集成電路為一存儲(chǔ)集成電路，其中該高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，該低拓樸區(qū)域包括一周邊電路區(qū)域，該下布線層包括第一水平高度金屬布線層，該下布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層以及一在該低拓樸區(qū)域的第二水平高度金屬布線層。
3.如權(quán)利要求1所述的方法，其中該集成電路為一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)集成電路，該高拓樸區(qū)域包括一具有多個(gè)電容器于其中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元陣列，該低拓樸區(qū)域包括一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)周邊電路區(qū)域，其中該下布線層包括一第一水平高度金屬布線層，且該上布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層和一在該低拓樸區(qū)域的第二水平高度金屬布線層。
4.如權(quán)利要求1所述的方法，其中該集成電路為一合并存儲(chǔ)和邏輯集成電路，其中該高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，該低拓樸區(qū)域包括一邏輯電路區(qū)域，其中該下布線層包括一第一水平高度金屬布線層，該上布線層包括一在該高拓樸區(qū)域中的第一水平高度金屬布線層和一在該低拓樸區(qū)域中的第二水平高度金屬布線層。
5.如權(quán)利要求1所述的方法，其中該集成電路為一合并動(dòng)態(tài)隨機(jī)存取存儲(chǔ)和邏輯集成電路，該高拓樸區(qū)域包括一具有多個(gè)電容器于其中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元陣列，該低拓樸區(qū)域包括一邏輯電路區(qū)域，該下布線層包括一第一水平高度金屬布線層，該上布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層和一在該低拓樸區(qū)域的第二水平高度金屬布線層。
6.如權(quán)利要求1所述的方法，其中在該低拓樸區(qū)域和該高拓樸區(qū)域形成一上布線層的步驟，包括有在該電連接到該下布線層的絕緣層上形成至少一導(dǎo)電插頭的步驟。
7.如權(quán)利要求1所述的方法，其中該下布線層和該上布線層兩者均包括金屬。
8.一種集成電路形成的方法，包括以下步驟在一集成電路基底中形成多個(gè)主動(dòng)和隔離區(qū)域；在該集成電路基底上形成多個(gè)導(dǎo)電和絕緣層，以便在該集成電路基底上界定出高和低拓樸區(qū)域；在該低拓樸區(qū)域而非該高拓樸區(qū)域上形成一下布線層；然后在至少該低拓樸區(qū)域上形成一絕緣層；接著在該低拓樸區(qū)域和該高拓樸區(qū)域上形成一上布線層。
9.如權(quán)利要求8所述的方法，其中該集成電路為一存儲(chǔ)集成電路，其中該高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，該低拓樸區(qū)域包括一周邊電路區(qū)域，該下布線層包括第一水平高度金屬布線層，該下布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層以及一在該低拓樸區(qū)域的第二水平高度金屬布線層。
10.如權(quán)利要求8所述的方法，其中該集成電路為一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)集成電路，該高拓樸區(qū)域包括一具有多個(gè)電容器于其中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元陣列，該低拓樸區(qū)域包括一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)周邊電路區(qū)域，其中該下布線層包括一第一水平高度金屬布線層，且該上布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層和一在該低拓樸區(qū)域的第二水平高度金屬布線層。
11.如權(quán)利要求8所述的方法，其中該集成電路為一合并存儲(chǔ)和邏輯集成電路，其中該高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，該低拓樸區(qū)域包括一邏輯電路區(qū)域，其中該下布線層包括一第一水平高度金屬布線層，該上布線層包括一在該高拓樸區(qū)域中的第一水平高度金屬布線層和一在該低拓樸區(qū)域中的第二水平高度金屬布線層。
12.如權(quán)利要求8所述的方法，其中該集成電路為一合并動(dòng)態(tài)隨機(jī)存取存儲(chǔ)和邏輯集成電路，該高拓樸區(qū)域包括一具有多個(gè)電容器于其中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元陣列，該低拓樸區(qū)域包括一邏輯電路區(qū)域，該下布線層包括一第一水平高度金屬布線層，該上布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層和一在該低拓樸區(qū)域的第二水平高度金屬布線層。
13.如權(quán)利要求8所述的方法，其中在該低拓樸區(qū)域和該高拓樸區(qū)域形成一上布線層的步驟，包括有在該電連接到該下布線層的絕緣層上形成至少一導(dǎo)電插頭的步驟。
14.如權(quán)利要求8所述的方法，其中該下布線層和該上布線層兩者均包括金屬。
15.一種集成電路，包括一集成電路基底；多個(gè)主動(dòng)區(qū)域和絕緣區(qū)域，其在該集成電路基底上；多個(gè)導(dǎo)電和絕緣層，其在該集成電路基底上，該集成電路基底界定有高和低拓樸區(qū)域于該集成電路基底；一下布線層，其在該低拓樸區(qū)域上，但不在該高拓樸區(qū)域上；一上布線層，其在該低拓樸區(qū)域和該高拓樸區(qū)域上；及一絕緣層，其在該下布線層和該上層布線層之間。
16.如權(quán)利要求15所述的集成電路，其中該集成電路為一存儲(chǔ)集成電路，其中該高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，該低拓樸區(qū)域包括一周邊電路區(qū)域，該下布線層包括第一水平高度金屬布線層，該下布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層以及一在該低拓樸區(qū)域的第二水平高度金屬布線層。
17.如權(quán)利要求15所述的集成電路，其中該集成電路為一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)集成電路，該高拓樸區(qū)域包括一具有多個(gè)電容器于其中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元陣列，該低拓樸區(qū)域包括一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)周邊電路區(qū)域，其中該下布線層包括一第一水平高度金屬布線層，且該上布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層和一在該低拓樸區(qū)域的第二水平高度金屬布線層。
18.如權(quán)利要求15所述的集成電路，其中該集成電路為一合并存儲(chǔ)和邏輯集成電路，其中該高拓樸區(qū)域包括一存儲(chǔ)單元陣列區(qū)域，該低拓樸區(qū)域包括一邏輯電路區(qū)域，其中該下布線層包括一第一水平高度金屬布線層，該上布線層包括一在該高拓樸區(qū)域中的第一水平高度金屬布線層和一在該低拓樸區(qū)域中的第二水平高度金屬布線層。
19.如權(quán)利要求15所述的集成電路，其中該集成電路為一合并動(dòng)態(tài)隨機(jī)存取存儲(chǔ)和邏輯集成電路，該高拓樸區(qū)域包括一具有多個(gè)電容器于其中的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)單元陣列，該低拓樸區(qū)域包括一邏輯電路區(qū)域，該下布線層包括一第一水平高度金屬布線層，該上布線層包括一在該高拓樸區(qū)域的第一水平高度金屬布線層和一在該低拓樸區(qū)域的第二水平高度金屬布線層。
20.如權(quán)利要求15所述的集成電路，其還包括至少一在該絕緣層上的導(dǎo)電插頭，該絕緣層將該上布線層電連接到該下布線層。
21.如權(quán)利要求15的集成電路，其中該下布線層和該上布線層兩者均包括金屬。
全文摘要
一種在具有高、低拓樸區(qū)域的集成電路上形成布線層的方法,該方法包括以下步驟:在該低拓樸區(qū)域,而非該高拓樸區(qū)域上,形成一下布線層;接著在至少該低拓樸區(qū)域形成一絕緣層;然后在該低拓樸區(qū)域和該高拓樸區(qū)域上形成一上布線層。本發(fā)明還涉及一種集成電路形成的方法及一種集成電路。
文檔編號(hào)H01L21/8242GK1248791SQ9912035
公開日2000年3月29日 申請(qǐng)日期1999年9月22日 優(yōu)先權(quán)日1998年9月22日
發(fā)明者權(quán)喆純, 張主源, 崔庸培 申請(qǐng)人:三星電子株式會(huì)社