專利名稱：具有公共位接觸區(qū)的半導(dǎo)體器件的制作方法
本申請基于1999年2月5日提出的日本專利申請HEI11-28517，此處將其整個內(nèi)容列為參考。
本發(fā)明涉及到半導(dǎo)體器件，更確切地說是涉及到能夠改善集成度的半導(dǎo)體集成電路。
下面作為例子來描述非易失存儲器，這決不意味著對本發(fā)明的限制。
改善集成度即密度是半導(dǎo)體集成電路的一個不斷追求的目標(biāo)。此目標(biāo)也適用于諸如EEPROM、閃速EEPROM和掩模ROM之類的非易失存儲器。
圖5A和5B是NAND型閃速EEPROM和NOR型閃速EEPROM的等效電路圖。在圖5A所示的NAND電路中，多個8位存儲器的晶體管T11、T21、…、T81串聯(lián)連接在左側(cè)的列上，其相鄰晶體管的源和漏共接。選擇晶體管SA1和SB1被連接于此列的二端。
同樣，在右側(cè)的列上，8位存儲器晶體管T12、T22、…、T82被串聯(lián)連接，而選擇晶體管SA2和SB2連接于此列的二端。位線BL1和BL2連接于選擇晶體管SA1和SA2的外部區(qū)域，而各個存儲器晶體管沒有位接觸。
存儲器晶體管具有包括浮柵和控制柵的疊層?xùn)烹姌O，而選擇晶體管具有普通的單一柵電極。8個字線WL1、WL2、…、WL8被連接于第一到第八行存儲器晶體管的控制柵。選擇線SG1和SG2被連接于選擇晶體管的柵。
借助于電子通過隧穿漏出/注入，來實現(xiàn)各個存儲器晶體管的寫入/擦除。利用作為一個單位的串聯(lián)連接的8個存儲器晶體管，來執(zhí)行讀出操作。因此，比之NOR型，其存取速度較低。但由于位接觸數(shù)目小，故能夠提高集成度。
在圖5B所示的NOR型EEPROM中，與NAND型相似，雖然多個晶體管T11、T21、…被串聯(lián)連接，但存儲器晶體管的漏被連接于各個第二位處的位線BL，而源線SL共接。
借助于將高電場施加于漏側(cè)并通過熱電子注入將電子寫入到浮柵而實現(xiàn)數(shù)據(jù)寫入。借助于通過隧穿將電子漏到源而實現(xiàn)數(shù)據(jù)擦除。
在NOR型EEPROM中，能夠直接存取每一位，致使存取時間短。然而，由于每二個存儲器晶體管必須構(gòu)成一個位接觸，故占據(jù)的面積變大，故集成度不如NAND型。假設(shè)同樣的單元容量，則一般說來，NOR型的面積大于NAND型大約20％。
若存儲器晶體管的溝道區(qū)的閾值被選擇性地改變且將層疊柵改變成單一柵，則能夠形成屏蔽ROM。與EEPROM相似，能夠形成NAND型或NOR型掩模ROM。
對多個晶體管中的一個晶體管進行直接存取，需要一個大襯底面積，不容易獲得高的集成度。
本發(fā)明的目的是提供一種能夠直接存取多個晶體管中的任何一個且提高集成度的半導(dǎo)體器件。
本發(fā)明的另一個目的是提供一種具有新穎寫入模式的半導(dǎo)體集成電路。
根據(jù)本發(fā)明的一種情況，提供了一種半導(dǎo)體器件，它包含具有第一導(dǎo)電類型表面區(qū)的半導(dǎo)體襯底；用來確定以二維規(guī)則安置在半導(dǎo)體襯底表面上的多個有源區(qū)的場隔離膜，各個有源區(qū)包括一個位接觸區(qū)和沿四個方向從位接觸區(qū)延伸的輔助有源區(qū)；多個第一和第二字線，此多個第一字線作為一個整體沿第一方向在半導(dǎo)體襯底上延伸，多個第二字線作為一個整體沿第二方向在半導(dǎo)體襯底上延伸，第一方向與第二方向相交，并在各個有源區(qū)中，二個輔助有源區(qū)與第一字線相交，而其余的二個輔助有源區(qū)與第二字線相交；多個與第一方向和第二方向相交的半導(dǎo)體襯底上的位線，各個位接觸區(qū)被連接于相應(yīng)的一個位線；以及用來使第一字線、第二字線和位線彼此絕緣的層間絕緣區(qū)。
由于有源區(qū)包含一個位接觸區(qū)和沿四個方向從位接觸區(qū)伸出的輔助有源區(qū)，故四個晶體管能夠被連接于一個位接觸。由于連接于晶體管的柵電極的字線沿彼此相交的二個方向延伸，故借助于選定字線，連接于公共位接觸區(qū)的四個晶體管能夠被獨立地存取。
各個晶體管的其它端可以被連接在半導(dǎo)體襯底中以形成公共源區(qū)，可以連接到存儲電容器的存儲電極，或連接到外部布線線條。
如上所述，能夠用不同的字線對連接于公共位接觸區(qū)的四個晶體管進行獨立存取。能夠?qū)崿F(xiàn)具有高的面積利用因子的半導(dǎo)體器件。能夠提供具有新穎結(jié)構(gòu)的半導(dǎo)體器件。
圖1AA-1FA和圖1AB-1FB是示意平面圖和剖面圖，示出了根據(jù)本發(fā)明一個實施例的閃速EEPROM的制造工藝。
圖2是用圖1AA-1FB所示的工藝制造的半導(dǎo)體器件的等效電路圖。
圖3A和3B是示意平面圖，比較了用圖1AA-1FB所示的工藝制造的半導(dǎo)體器件與常規(guī)半導(dǎo)體器件的面積利用因子。
圖4A和4B示意平面圖示出了本發(fā)明的另一個實施例。
圖5A和5B是常規(guī)NAND型閃速EEPROM和NOR型閃速EEPROM的等效電路圖。
圖6A和6B示意平面圖示出了根據(jù)本發(fā)明另一個實施例的位線布局。
圖7A和7B示意平面圖和剖面圖示出了根據(jù)本發(fā)明另一個實施例的半導(dǎo)體器件的結(jié)構(gòu)。
參照附圖來描述本發(fā)明的各個實施例。NOR型閃速存儲器被用作下列描述中的例子。
如圖1AA所示，用熟知的選擇氧化技術(shù)(LOCOS)，通過熱氧化，在半導(dǎo)體襯底的表面上制作厚度例如約為400nm的場氧化膜2。未制作氧化膜2的區(qū)域成為有源區(qū)。在圖1AA所示的狀態(tài)中，四個輔助有源區(qū)SAR從一個漏區(qū)D伸出，二個有源區(qū)SAR沿垂直方向，而另二個有源區(qū)SAR沿水平方向。各個輔助有源區(qū)SAR的其它端被連接到沿二個不同的方向傾斜延伸的公共源區(qū)CS。在本說明書中，漏區(qū)意味著位線被連接的區(qū)域，而源區(qū)意味著通過柵電極面對漏區(qū)的區(qū)域。
在制作場氧化膜之后，用氮化物膜作為氧化掩模，清除緩沖氧化膜。通過熱氧化，在暴露的有源區(qū)上，生長厚度例如約為9.5nm的隧道氧化膜。
圖1AB是沿圖1AA中虛線的剖面圖。場氧化膜2制作在p型硅區(qū)1的表面層中，而隧道氧化膜3制作在未制作場氧化膜2的區(qū)域中。P型硅區(qū)1可以是半導(dǎo)體襯底本身或制作在半導(dǎo)體襯底中的p型阱?？梢杂脺喜鄯蛛x方法代替選擇氧化來制作元件隔離區(qū)。
接著，在襯底表面上生長厚度例如約為130nm的多晶硅層，此多晶硅層被用來形成閃速存儲器的浮柵。在多晶硅層上形成光刻膠圖形，以便對多晶硅層進行圖形化。
圖1BA平面圖示出了圖形化了的浮柵。圖1BB是沿圖1BA中的虛線的剖面圖。各個浮柵4在其中部橫穿相應(yīng)的一個輔助有源區(qū)SAR，區(qū)域SAR沿四個不同的方向從各個漏區(qū)D(位接觸區(qū)BC)伸出。與浮柵4有關(guān)的漏區(qū)D的相反的區(qū)域是源區(qū)S。源區(qū)S被公共源區(qū)CS連接。
如圖1BB所示，在浮柵被圖形化之后，用浮柵作為掩模，將n型雜質(zhì)例如As+離子注入到襯底中，以形成各個存儲器單元晶體管的源/漏區(qū)的n型區(qū)5a和5b。n型雜質(zhì)摻雜的區(qū)域5a是漏區(qū)，而n型雜質(zhì)摻雜的區(qū)域5b是源區(qū)S。
在圖1BB中，漏區(qū)D的n型區(qū)5a被制作在一對浮柵4之間，而一對源區(qū)S的n型區(qū)5b被制作在與浮柵4有關(guān)的漏區(qū)的相反的區(qū)域中。摻有雜質(zhì)的公共源區(qū)CS將所有晶體管的源區(qū)S公共電連接。
為了提高數(shù)據(jù)擦除過程中的源擊穿電壓，最好在源區(qū)中制作一個低摻雜濃度區(qū)。作為變通，可以形成緩慢的雜質(zhì)濃度梯度。為此，只用光刻膠圖形覆蓋漏區(qū)，且諸如磷之類的擴散系數(shù)大的雜質(zhì)只被摻雜到源區(qū)。摻入的雜質(zhì)廣泛地擴散，從而形成緩慢的濃度梯度。
在制作浮柵之后，制作ONO(氧化物-氮化物-氧化物)膜，用作浮柵與控制柵之間的絕緣膜。例如，借助于通過熱氧化生長厚度為6.5nm的氧化膜、通過CVD生長厚度為12nm的氮化物膜和通過熱氧化生長厚度為4nm的氧化膜，來制作ONO膜。
之后，制作彼此相交的二種字線(控制柵)。為了形成相交的布線線條，要求二層布線層。用CVD方法，在襯底表面上淀積厚度約為400nm的多晶硅膜作為控制柵(字線)之一，并用光刻膠圖形進行圖形化。
圖1CA示出了圖形化了的字線7的狀態(tài)。各個字線7被制作在沿水平方向安置的水平浮柵4H上，以形成層疊型柵結(jié)構(gòu)。字線不制作在垂直浮柵4V上。用ONO膜或其上部氧化膜在控制柵圖形化時被腐蝕的ONO膜覆蓋垂直浮柵4V。
圖1CB是沿圖1CA中虛線的剖面圖。絕緣膜(ONO膜)6制作在浮柵4上，而字線7制作在絕緣膜6上。
在制作字線7之后，為了隔離其他字線，對已經(jīng)制作了字線的表面進行熱氧化。例如，對多晶硅字線7的表面進行熱氧化以形成厚度約為180nm的氧化膜。即使這一熱氧化消耗或消除了浮柵4上的ONO膜的上部氧化膜，其上也會形成新的氧化膜。主要將ONO膜的氮化物膜氧化成厚度大約等于原先制作的上部氧化膜的厚度。
然后，淀積待要用作另一字線的多晶硅膜，并用光刻膠圖形進行圖形化。
圖1DA示意圖示出了用上述方法制作的另一字線9。另一字線9被制作成在氧化膜上與沿水平方向延伸的字線7相交，并沿垂直方向延伸，通過ONO膜覆蓋垂直方向的浮柵。
圖1DB是沿圖1DA虛線的剖面圖。與圖1CB所示的狀態(tài)不同，氧化膜8被制作在字線7上，而字線9制作在氧化膜8上。在圖1DB中，還示出了稍后待要制作的層間絕緣膜。在制作其它字線9之后，例如淀積厚度約為120nm的CVD氧化膜10，并在CVD氧化膜10上淀積厚度約為900nm的硼磷硅酸鹽玻璃(BPSG)膜11。之后，用熱處理方法使BPSG膜11回流，并被回腐蝕大約300nm，以整平其表面。以上述方法制作層間絕緣膜10和11。在制作層間絕緣膜之后，通過層間絕緣膜，在對應(yīng)于各個漏區(qū)的區(qū)域中制作接觸孔CH，此接觸孔達及漏區(qū)的表面。圖1DA示出了接觸孔CH的位置。
如圖1EB所示，為了制作接觸孔中的連接栓，首先制作用于粘合的厚度約為50nm的導(dǎo)電氮化物層，例如氮化鈦層14，并用CVD之類的方法，在導(dǎo)電氮化物層14上生長例如厚度約為800nm的鎢之類組成的金屬層15。然后，執(zhí)行回腐蝕工序，以便將導(dǎo)電膜(W層和TiN層)填充到接觸孔CH中，并清除平坦表面上的導(dǎo)電膜。
接著，例如制作厚度約為50nm的氮化鈦層16作為勢壘層，并在氮化鈦層16上淀積厚度約為600nm的鋁合金層17作為主要導(dǎo)電層。在鋁合金層17上制作光刻膠圖形，以便腐蝕下方的鋁合金層17和氮化鈦層16，并使第一位布線線條圖形化。
圖1EA示出了以上述方法制作的第一位布線線條W1的圖形的例子。如所示，第一位布線線條W1沿左下(向左下)方向(45度)傾斜延伸并連接到沿線條延伸方向安置的每個第二接觸孔，而不是連接到所有的接觸孔。使用這種布局是為了避免出現(xiàn)若沿線條延伸方向安置的所有接觸孔被連接到第一布線線條，則一個位線和一個字線同時選擇二個晶體管的情況。
如圖1FB所示，在制作有第一位布線線條的襯底表面上，淀積厚度約為600nm的CVD氧化膜21，并在CVD氧化膜21上制作厚度約為400nm的旋涂玻璃(SOG)膜22。將SOG膜回腐蝕大約200nm以整平其表面。在SOG膜22的表面上，淀積厚度約為500nm的CVD氧化膜23。以這種方法來制作層間絕緣膜。然后，在對應(yīng)于不連接于第一位布線線條W1的接觸孔CH的區(qū)域中，形成了穿過層間絕緣膜的新的接觸孔。
圖1FA示出了用實線表示的新形成的接觸孔。在制作接觸孔之后，相似于制作第一位布線線條的情況，制作厚度約為50nm的用于粘合的導(dǎo)電氮化物層24，例如氮化鈦層，并在導(dǎo)電氮化物層24上生長厚度例如約為800nm的由鎢之類組成的金屬層25。之后，執(zhí)行回腐蝕工藝，以便在接觸孔中形成埋置的栓24和25。
在CVD氧化膜23的表面上制作厚度約為50nm的氮化鈦層26，此氮化鈦層覆蓋連接栓。在氮化鈦層26上制作厚度約為600nm的鋁合金層27。在鋁合金層27上制作光刻膠圖形，以便對作為第二位線的第二位布線線條W2進行圖形化。
圖1FA示出了第二位布線線條的布局。第二位布線線條沿右下(向右下方)方向(45度)傾斜延伸。此第二位線條也沿線條延伸方向被連接到每個第二位接觸區(qū)。由于未被連接的位接觸區(qū)被層間絕緣膜覆蓋，故第二位線能夠直線安置。
在制作覆蓋第二位布線線條的層間絕緣膜和制作其它必需的布線線條之后，用絕緣膜和保護膜覆蓋襯底表面。用上述的工藝，能夠制造可獨立存取各位并具有高的集成度的閃速型半導(dǎo)體存儲器件。
圖2是用上述實施例方法制造的閃速型半導(dǎo)體存儲器件的等效電路圖。
在圖2中，位接觸區(qū)BC被安置成交錯網(wǎng)格狀。四個晶體管被連接到每個位接觸區(qū)BC，二個晶體管沿水平方向，而另二個晶體管沿垂直方向。各個晶體管的其它端具有四個晶體管連接到一起的結(jié)構(gòu)。雖然未示出，但四個晶體管的其它端被共接到了源線SL。
第一行晶體管T11、T12和T13沿水平方向被串聯(lián)連接。第二行晶體管T21、T22和T23被垂直安置，并由公共字線WLH1驅(qū)動。第三行晶體管T31、T32和T33的連接與第一行晶體管相似，而第四行晶體管T41、T42和T43的連接與第二行晶體管相似。垂直安置的晶體管，例如T21和T41被串聯(lián)連接。
垂直的字線WLV1、WLV2和WLV3控制奇數(shù)行晶體管的水平安置的控制柵，而水平字線WLH1、WLH2、…控制偶數(shù)行晶體管的垂直安置的控制柵。第一組位線BLA1、BLA2、…連接每個沿左下方向安置的第二位接觸區(qū)。第二組位線BLB1、BLB2、BLB3、…連接每個沿右下方向安置的第二位接觸區(qū)BC。
在本實施例中，連接于一個位線接觸區(qū)BC的四個晶體管中的每一個，能夠用二種相交的字線獨立地存取，位線也由二種相交的位線組成，以致能夠獲得足夠的布線間距余量。整個布局是高度對稱的。半導(dǎo)體集成電路器件的集成度可望由體工藝確定，此體工藝確定用場絕緣膜能夠限定的各有源區(qū)的大小。
圖3A和3B示意平面圖比較了實施例半導(dǎo)體器件與常規(guī)半導(dǎo)體器件所占據(jù)的半導(dǎo)體襯底面積。圖3A示出了實施例器件，而圖3B示出了根據(jù)常規(guī)技術(shù)的NOR型閃速存儲器。在圖3A和3B中，被粗黑框包圍的區(qū)域相當(dāng)于被四位占據(jù)的區(qū)域。
從圖3A與3B之間的比較可見，能夠減少大約25％的常規(guī)NOR型存儲器件所占據(jù)的面積。普通NOR型電路所占據(jù)的面積大于普通NAND型電路所占據(jù)的面積約20％。因此，實施例的NOR型閃速EEPROM電路所占據(jù)的面積甚至小于普通NAND電路所占據(jù)的面積。
在上述實施例中，在制作沿垂直和水平方向安置的浮柵之后，用不同的工藝制作二種字線。用這一方法，在某些情況下可能存在浮柵與字線之間的位置對準(zhǔn)問題。若余量被設(shè)定成不必要地大，則可能在源/漏擴散區(qū)中引入可以改變電學(xué)特性的不必要的偏離。
接著描述用相同的工藝對浮柵和控制柵進行圖形化的實施例。
在圖1AA和1AB所示的工序中制作場絕緣膜和隧道氧化膜之后，在襯底表面上制作多晶硅層，此多晶硅層被用來在襯底表面上形成浮柵。在多晶硅層的表面上制作圖4A所示的光刻膠圖形38。此光刻膠圖形38僅僅在稍后待要制作彼此相交的二種字線的區(qū)域內(nèi)具有窗口39。用此光刻膠圖形作為掩模，對多晶硅層進行腐蝕。借助于清除這些區(qū)域中的多晶硅層，浮柵在與控制柵一起圖形化時，將被電學(xué)上分離。
在此狀態(tài)下，As+離子被注入到暴露在窗口中的有源區(qū)中，從而在稍后待要制作的公共源區(qū)中局部形成雜質(zhì)摻雜區(qū)。在二種字線彼此相交的區(qū)域中的這一離子注入，由于在稍后的工藝階段無法執(zhí)行而在現(xiàn)在加以執(zhí)行。
在清除光刻膠圖形之后，在多晶硅層上制作待要用作浮柵的ONO膜。例如借助于通過熱氧化生長厚度為6.5nm的氧化膜、通過CVD生長厚度為12nm的氮化物膜、以及通過熱氧化生長厚度為4nm的氧化膜，來制作ONO膜。在此ONO膜上，制作厚度約為400nm的待要用作一種字線的第二多晶硅層或硅化物層。如圖4B所示，在第二多晶硅層上制作光刻膠圖形，以便對第二和第一多晶硅層進行圖形化，并制作字線7和部分沿與字線7相交的方向的層疊柵電極。
由于窗口在圖4所示的工序中被制作在水平延伸的字線7下方的字線相交的區(qū)域中，故浮柵被獨立地分割。由于浮柵與水平延伸的字線7用同一個圖形化工序制作，故有源區(qū)沿電流流動方向的位置精度高。而且，由于包括二個多晶硅層的層疊電極34用同一個圖形化工序制作，故其沿電流流動方向的位置精度也高?？紤]到稍后待要制作在電極上的字線的位置對準(zhǔn)裕度，垂直延伸的層疊柵電極34可以制作成比需要的長度更長。
在圖4B所示的階段，注入用來形成源/漏區(qū)的雜質(zhì)，例如As+。此時，雖然離子未被注入到被字線7覆蓋的公共源區(qū)中，但在圖4A所示階段已經(jīng)摻入了雜質(zhì)，致使公共源區(qū)作為一個整體被電連接。
之后，制作層間絕緣膜，將字線7和層疊柵電極34覆蓋。例如，制作厚度約為100nm的CVD氧化膜和制作厚度約為900nm的SOG膜。在SOG膜被回腐蝕以整平其表面之后，制作穿過層間隔離膜的窗口，以便暴露垂直安置的層疊柵電極34。在層間絕緣膜上制作厚度例如約為400nm的第三多晶硅層或硅化物層。用光刻膠圖形對第三多晶硅層進行圖形化，以便形成圖1DA所示的垂直字線。
然后，相似于前述的實施例，淀積厚度約為100nm的CVD氧化膜，并淀積厚度為900nm的BPSG膜。用熱退火方法使BPSG膜回流，并腐蝕大約300nm以整平其表面。與前述實施例相似，制作接觸孔并制作位布線線條。
在本實施例中，制作了具有帶浮柵和控制柵的層疊電極的閃速EEPROM器件。若不制作浮柵，并用具有對應(yīng)于選定溝道區(qū)的窗口的光刻膠圖形將離子注入到選定柵區(qū)下方的溝道區(qū)中，則能夠制作具有二個不同閾值電壓的溝道區(qū)的掩模ROM器件。
例如，制作具有僅僅對應(yīng)于從圖1BA所示的浮柵4的區(qū)域選定的那些存儲“1”或“0”的區(qū)域的窗口的光刻膠圖形。用此光刻膠圖形作為掩模，注入離子以便寫入各個晶體管的開通/關(guān)斷態(tài)。可以用選擇性腐蝕等代替選擇性離子注入來控制閾值電壓。在閾值電壓被控制之后，制作用作柵電極的字線，并用相似于上述各實施例的方法制作位線。
在上述各實施例中，制作了二種相交的位線?？梢杂脝我徊季€層來制作位線。由單一布線層組成的位線簡化了制造工藝。
圖6A和6B是由單一布線層構(gòu)成的位線的示意平面圖。
在圖6A所示的布局中，位線作為一個整體以大約45度角沿左下方向延伸。如圖6A所示，第一種位線BLA1、BLA2、…被連接到諸如第一行位接觸區(qū)BC11、BC12和BC13以及第三行位接觸區(qū)BC31、BC32和BC33之類的奇數(shù)行位接觸區(qū)。
如圖6A所示，第二種位線BLB1、BLB2、BLB3和BLB4被連接到諸如第二行位接觸區(qū)BC21、BC22和BC23以及第四行位接觸區(qū)BC41、BC42和BC43之類的偶數(shù)行位接觸區(qū)。沿左下方向安置的最近的位接觸區(qū)未被連接到同一個位線，致使各個晶體管能夠被獨立地存取。沿左下方向的位線布局可以改變成沿右下方向。
在圖6B所示的布局中，所有的位線BL1、BL2是同一種的。若位線BL被安置成大約45度角，則各個晶體管不能獨立地存取。因此，位線BL被安置成使沿垂直方向被一個單位分隔而沿水平方向被三個單位分隔的位接觸區(qū)能夠被同一個位線連接。
雖然位線被安置成向水平方向傾斜45度以上角度，但也可以安置成向垂直方向傾斜45度以上角度。位線沿左下方向的布局可以改變?yōu)檠赜蚁路较?。在圖6B所示的這一布局中，每個位線從每行選擇一個位接觸區(qū)并連接于其上。
在上述實施例中，四個晶體管的漏區(qū)被共接，且雖然四個晶體管的柵電極被不同的字線驅(qū)動，但公共源區(qū)被用于四個晶體管。各個晶體管的源區(qū)可以電學(xué)上分離而不用公共源區(qū)。
圖7A和7B是示意平面圖和剖面圖，示出了DRAM器件的結(jié)構(gòu)。
圖7A示意地示出了由場氧化膜確定的有源區(qū)的圖形。多個有源區(qū)AR被安置成交錯網(wǎng)格結(jié)構(gòu)。各個有源區(qū)AR具有十字形狀。十字形狀的相交區(qū)域被用作公共漏區(qū)，而四個端部是獨立的源區(qū)。若存儲電容器被連接于各個源區(qū)并通過電容器介電膜制作公共電極，則存儲電容器能夠被連接于各個源區(qū)。
圖7B是DRAM器件的示意剖面圖。有源區(qū)被制作在半導(dǎo)體襯底51表面上的場氧化膜52確定。二個柵電極G制作在中央漏區(qū)D的二側(cè)，而二個源區(qū)S制作在與柵電極G有關(guān)的漏區(qū)D的相反的區(qū)域。漏區(qū)D被連接于位線BL1。源區(qū)S被連接于存儲電容器的存儲電極SE。存儲電極SE通過電容器介電膜DE面對公共電極CE，以形成存儲電容器。
在圖7B所示的DRAM器件中，第二位線BL2制作在覆蓋半導(dǎo)體襯底51表面的層間絕緣膜IN中，這些第一和第二位線BL1和BL2對應(yīng)于圖1FA所示的那些位線。若位線待要制作成具有圖6A或6B所示的布局，則略去第二位線BL2，所有的位線都由單一布線層形成。
結(jié)合最佳實施例已經(jīng)描述了本發(fā)明。但本發(fā)明不僅僅局限于上述各個實施例。例如，在圖7B所示的結(jié)構(gòu)中，電容器存儲電極SE可以用其中略去公共電極CE，且各個晶體管的漏區(qū)和源區(qū)連接于其上的布線圖形來代替。此時，可以借助于在柵電極G下方的溝道區(qū)中選擇性地注入離子來制作掩模ROM。柵電極G可以是由浮柵和控制柵組成的層疊柵。
存儲器電路和外圍電路可以用具有阱結(jié)構(gòu)的半導(dǎo)體襯底來制作。雖然二種沿不同方向延伸的字線彼此相交成直角，但字線也可以被安置成不成直角，并可以在交點處或中間部分彎曲。這種情況包括在“作為整體沿某個方向延伸的線條”的概念中。可以相似地制作位線。顯然，對本技術(shù)領(lǐng)域熟練人員來說，能夠作出各種各樣的修正、改進和組合等。
權(quán)利要求
1.一種半導(dǎo)體器件，它包含具有第一導(dǎo)電類型表面區(qū)的半導(dǎo)體襯底；用來確定以二維規(guī)則安置在半導(dǎo)體襯底表面上的多個有源區(qū)的場絕緣膜，各個有源區(qū)包括一個位接觸區(qū)和沿四個方向從位接觸區(qū)延伸的輔助有源區(qū)；多個第一和第二字線，此多個第一字線作為一個整體沿第一方向在半導(dǎo)體襯底上延伸，而多個第二字線作為一個整體在半導(dǎo)體襯底上沿第二方向延伸，第一方向與第二方向相交，且在各個有源區(qū)中，二個輔助有源區(qū)與第一字線相交，而其余二個輔助有源區(qū)與第二字線相交；在半導(dǎo)體襯底上與第一和第二方向相交的多個位線，各個位接觸區(qū)被連接于相應(yīng)的一個位線；以及用來使第一字線、第二字線和位線彼此絕緣的層間絕緣區(qū)。
2.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中多個位線作為一個整體沿彼此相交的第三和第四方向延伸。
3.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中多個位線作為一個整體沿同一個方向延伸。
4.根據(jù)權(quán)利要求2的半導(dǎo)體器件，其中多個沿所述第三或第四方向延伸的位線中的每一個，被連接到沿所述第三或第四方向安置的每個第二位接觸區(qū)。
5.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中一個位接觸區(qū)和沿所述同一個方向安置的最近的位接觸區(qū)，被連接到不同的位線。
6.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中場絕緣膜還確定與位接觸區(qū)相對的各個輔助有源區(qū)的端點共用連接的公共有源區(qū)。
7.根據(jù)權(quán)利要求6的半導(dǎo)體器件，還包含安置在各個輔助有源區(qū)與相應(yīng)字線之間輔助有源區(qū)與字線相交處的浮柵電極，其中的半導(dǎo)體器件是非易失半導(dǎo)體存儲器。
8.根據(jù)權(quán)利要求1的半導(dǎo)體器件，其中的場絕緣膜圍繞與位接觸區(qū)相對的各個輔助有源區(qū)的端部，且半導(dǎo)體器件還包含連接于此端部的存儲電極，并且該半導(dǎo)體器件是DRAM。
全文摘要
場絕緣膜確定以二維規(guī)則安置在半導(dǎo)體襯底表面上的多個有源區(qū)。各有源區(qū)包括一個位接觸區(qū)和沿四個方向從位接觸區(qū)伸出的輔助有源區(qū)。分別制作多個彼此相交的作為一個整體在半導(dǎo)體襯底上沿第一方向和第二方向延伸的第一字線和第二字線。二個輔助有源區(qū)與第一字線相交,另二個與第二字線相交。制作了多個在半導(dǎo)體襯底上沿第一和第二方向延伸的位線。各位接觸區(qū)連接到相應(yīng)的位線。四個晶體管共用一個位接觸,且具有不同的字線。
文檔編號H01L21/8242GK1262525SQ99120220
公開日2000年8月9日 申請日期1999年9月17日 優(yōu)先權(quán)日1999年2月5日
發(fā)明者杉町達也 申請人:富士通株式會社