專利名稱：增強(qiáng)雪崩型絕緣體基硅互補(bǔ)金屬氧化物半導(dǎo)體器件的設(shè)計(jì)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到用于SOI CMOS(絕緣體上硅互補(bǔ)金屬氧化物半導(dǎo)體)FET(場效應(yīng)晶體管)的器件設(shè)計(jì)，此CMOS是為FET處于開通態(tài)時(shí)通過器件進(jìn)行電流的增強(qiáng)雪崩倍增，并在FET關(guān)閉時(shí)清除體電荷而設(shè)計(jì)的。
因此，本發(fā)明的主要目的是提供一種當(dāng)FET處于開通態(tài)時(shí)通過器件進(jìn)行電流的增強(qiáng)雪崩倍增，并在FET處于關(guān)閉態(tài)時(shí)清除體電荷的SOICMOS的器件設(shè)計(jì)。
借助于改變體-源電位，能夠改變SOI器件的閾值電壓。本發(fā)明涉及到一種SOI器件設(shè)計(jì)，此器件在處于開通態(tài)時(shí)具有低的閾值電壓(Vt)，而在處于關(guān)閉態(tài)時(shí)具有高的閾值電壓(Vt)。本發(fā)明借助于用雪崩倍增電流對體充電以及借助于通過高阻抗對體放電而獲得了這一運(yùn)行模式。
SOI器件的漏被設(shè)計(jì)和制造成通過器件進(jìn)行電流的增強(qiáng)雪崩倍增。大電阻值的電阻器被置于體接觸與源之間，電阻器的電阻值最好選擇為1MΩ以上，以便器件能夠用作起AC(有源開關(guān))作用的浮柵體SOI和用作起DC(待機(jī)模式，其中接地使漏電降低)作用的接地的體SOI。
根據(jù)此處所述，本發(fā)明提供了一種制作在襯底中的具有源、漏和柵的場效應(yīng)晶體管，其中的場效應(yīng)晶體管具有電浮置體且基本上電隔離于襯底。本發(fā)明提供了一種將場效應(yīng)晶體管的浮置體耦合到場效應(yīng)晶體管的源的高阻通路，以便電阻器能夠使器件用作起有源開關(guān)作用的浮柵體和用作起待機(jī)模式中接地體的作用以降低漏電流。
更詳細(xì)地說，高阻通路具有至少為1MΩ的電阻，而晶體管被制造成SOI CMOS。此電阻器包括用開槽(split)多晶硅工藝制造的多晶硅電阻器，在此開槽工藝中，埋置的接觸掩模在第一多晶硅層中開出孔，使第二多晶硅層能夠接觸到FET的體。
用同一個(gè)PC掩模，優(yōu)選地與柵多晶硅同時(shí)對電阻器多晶硅進(jìn)行圖形化。此PC掩模最好包含防止多晶硅柵層硅化并防止源和漏離子注入摻雜劑滲透的氮化物硬掩模，使多晶硅保持不被硅化和輕度摻雜，以便提供體電荷到源的高阻通路。通常的源/漏摻雜阻擋掩模被用來將OP電阻器的末端摻雜成n+或p+，以便分別形成對硅的n和p區(qū)的良好接觸。
而且，漏被設(shè)計(jì)成用于增強(qiáng)雪崩倍增通過器件的電流。用比較高劑量的含鹵素的注入劑對漏區(qū)進(jìn)行注入，這導(dǎo)致極陡的結(jié)，從而增強(qiáng)通過器件的雪崩倍增電流。在注入高劑量含鹵素的注入劑之前，漏的大部分被掩蔽。作為變通可以在漏的整個(gè)寬度上執(zhí)行注入。
結(jié)合附圖，參照本發(fā)明最佳實(shí)施例的下列詳細(xì)描述，本技術(shù)領(lǐng)域的熟練人員能夠更容易地了解本發(fā)明的增強(qiáng)雪崩SOI CMOS的器件設(shè)計(jì)的上述目的和優(yōu)點(diǎn)，在這些附圖中，相同的元件用完全相同的參考號來表示，其中

圖1是設(shè)計(jì)成增強(qiáng)通過器件的電流的雪崩倍增并包括降壓電阻器的SOI CMOS的器件設(shè)計(jì)的俯視平面圖。
圖2是圖1的雪崩增強(qiáng)SOI NFET的電路圖。
圖3是沿圖1中箭頭3-3的剖面圖，示出了埋置接觸和電阻器多晶硅。
圖4是沿圖1中箭頭4-4的剖面圖，示出了到n+擴(kuò)散區(qū)的埋置接觸和OP氮化物掩模。
圖5和6示出了開槽多晶硅埋置接觸工藝，其中，圖5是通過埋置接觸區(qū)的剖面圖，而圖6示出了用源和漏離子注入劑摻雜的用來恰當(dāng)接觸p+和n+擴(kuò)散區(qū)的多晶硅2，其中OP氮化物掩模阻擋這些注入劑，從而提供高電阻。
詳細(xì)地，參照附圖，圖1是SOI CMOS器件10的俯視平面圖，此器件10包含具有體接觸13、源區(qū)14和漏區(qū)18的襯底即體12，且其中的襯底即體12通過多晶硅2降壓電阻器16連接于源14。用開槽多晶硅工藝將電阻器16制作在SOI器件上，其中，埋置接觸掩模54(圖5)被用來在多晶硅1層52中開挖孔56，以便柵多晶硅2層60(圖6)能夠接觸到襯底26。
開槽多晶硅埋置接觸工藝在本技術(shù)領(lǐng)域中是眾所周知的，參照圖5和6來簡要地描述。
圖5是開槽多晶硅工藝的說明，示出了通過埋置接觸區(qū)的剖面圖。參照此圖，首先用對n-MOSFET體進(jìn)行p型摻雜所用的相同的光刻掩模和注入劑，將要成為對體的埋置接觸區(qū)的區(qū)域(圖3)進(jìn)行p型摻雜。同樣，用對p-MOSFET體進(jìn)行n型摻雜所用的相同的光刻掩模和注入劑，將要成為對n源的埋置接觸(圖4)的n型硅區(qū)進(jìn)行n型摻雜。然后在襯底上生長柵氧化層50，隨之以淀積厚度約為100nm的多晶硅1層52，接著淀積圖形化的埋置接觸掩模54，隨之通過圖形化掩模腐蝕多晶硅1層，接著通過圖形化掩模腐蝕柵氧化物，從而得到圖5的結(jié)構(gòu)。
然后，如圖6所示，用腐蝕方法清除埋置的接觸掩模54，留下具有穿通其中的孔56的圖形化多晶硅1層52和柵氧化層50。再在圖形化的多晶硅1層52和柵氧化層50上淀積柵多晶硅2的輕度摻雜層60，隨之淀積OP氮化物層，然后用光刻膠對其進(jìn)行圖形化以形成柵掩模62。接著，通過柵掩模62，對柵進(jìn)行腐蝕，隨之清除柵掩模。接著，用第二光刻膠對OP氮化物掩模進(jìn)行圖形化，并通過OP掩模對OP氮化物進(jìn)行腐蝕，然后清除OP掩模，從而得到圖6的結(jié)構(gòu)。
參照圖6，用源和漏離子注入劑對多晶硅2層60進(jìn)行摻雜，以便恰當(dāng)?shù)亟佑|p+和n+擴(kuò)散區(qū)。OP掩模阻擋這些注入劑，從而提供高電阻。
電阻器多晶硅16與柵多晶硅60同時(shí)被圖形化(亦即同時(shí)使用PC掩模)。此工藝使用OP氮化物硬掩模，此硬掩模有二個(gè)功能1)防止多晶硅柵層硅化，以及2)防止源和漏離子注入劑滲透。用這種方法，多晶硅保持不被硅化和本征摻雜，從而為體電荷到源提供高阻通路16(Rsx)。
圖1示出了設(shè)計(jì)成提供增強(qiáng)雪崩電流的漏18中的區(qū)域。借助于掩蔽漏18的大部分并注入比較高劑量的含鹵素的注入劑20來達(dá)到這一點(diǎn)。此注入劑導(dǎo)致極陡的結(jié)，增強(qiáng)了通過器件的雪崩倍增電流。若器件設(shè)計(jì)和可靠性考慮允許注入劑在漏18的整個(gè)寬度內(nèi)或上方，則此注入劑20可以不需要掩模。
圖4示出了用圖1所示的p+/n+I/I(離子注入劑)掩模19得到的從左到右摻雜成n+、p+和p-的多晶硅2。
圖2是器件的電路圖。此器件的運(yùn)行如下。這里考慮一個(gè)簡單的倒相器，其中NFET的漏18處于Vdd而柵22處于0v。電流非常小，實(shí)際上不存在電流的雪崩倍增。當(dāng)柵22被轉(zhuǎn)換到Vdd時(shí)，漏電流增加，且由于漏到源的電壓相對于柵高，故器件工作于飽和狀態(tài)，并出現(xiàn)通過器件的電流的明顯雪崩倍增。借助于將Rsx選擇為適當(dāng)高的值，雪崩產(chǎn)生的空穴對體進(jìn)行正充電，于是降低NFET的閾值電壓并提高對器件的過驅(qū)動(dòng)。體電位被箝制于源上的正向偏置的二極管電壓(約為0.6V)。當(dāng)器件進(jìn)入線性工作區(qū)時(shí)，漏到源的電位下降，并停止電流的雪崩倍增。襯底中的過剩空穴或者通過電阻器16放電，或者復(fù)合，器件的閾值升高到其自然穩(wěn)態(tài)值，于是降低了不希望有的亞閾值漏電。
此處雖然詳細(xì)地描述了本發(fā)明的增強(qiáng)雪崩SOI CMOS的器件設(shè)計(jì)的幾個(gè)實(shí)施例和變例，但對本技術(shù)領(lǐng)域的熟練人員，本發(fā)明的公開和說明顯然可以提出許多變通的設(shè)計(jì)。
權(quán)利要求
1.一種在襯底中制造的具有源、漏和柵的場效應(yīng)晶體管，該場效應(yīng)晶體管具有電浮置體并與襯底基本上電隔離，其特征在于包含將場效應(yīng)晶體管的浮置體耦合到場效應(yīng)晶體管的源的高阻通路，其中的電阻器使器件能夠用作起有源開關(guān)作用的浮置體，并在待機(jī)模式中起接地體的作用以降低漏電流。
2.權(quán)利要求1的場效應(yīng)晶體管，其中高阻通路的電阻至少為1MΩ。
3.權(quán)利要求1的場效應(yīng)晶體管，其中用該晶體管制造成SOICMOS。
4.權(quán)利要求1的場效應(yīng)晶體管，其中的電阻器包含多晶硅電阻器。
5.權(quán)利要求4的場效應(yīng)晶體管，其中的多晶硅電阻器用開槽多晶硅工藝制造，該工藝中，埋置的接觸掩模在第一多晶硅層中開挖孔，以便第二多晶硅層能夠接觸到襯底。
6.權(quán)利要求4的場效應(yīng)晶體管，其中的電阻器多晶硅用同一個(gè)PC掩模，與柵多晶硅同時(shí)被圖形化。
7.權(quán)利要求6的場效應(yīng)晶體管，其中的PC掩模包含氮化物硬掩模，它防止多晶硅柵層硅化并防止源和漏離子注入劑滲透，以使多晶硅保持不被硅化和本征摻雜，從而為體電荷到源提供高阻通路。
8.權(quán)利要求1的場效應(yīng)晶體管，其中的漏提供通過器件的電流的增強(qiáng)雪崩倍增。
9.權(quán)利要求8的場效應(yīng)晶體管，其中的漏區(qū)用比較高劑量的含鹵素的注入劑注入，導(dǎo)致極陡的結(jié)，從而增強(qiáng)通過器件的雪崩倍增電流。
10.權(quán)利要求9的場效應(yīng)晶體管，其中在注入高劑量含鹵素的注入劑之前，漏的大部分被掩蔽。
11.權(quán)利要求8的場效應(yīng)晶體管，其中在漏的整個(gè)寬度上進(jìn)行注入。
12.一種在襯底中制造具有源、漏和柵的場效應(yīng)晶體管的方法，其中的場效應(yīng)晶體管具有電浮置體并與襯底基本上電隔離，此方法包含提供將場效應(yīng)晶體管的浮置體耦合到場效應(yīng)晶體管的源的高阻通路，以使電阻器使器件能夠用作起有源開關(guān)作用的浮置體，并在待機(jī)模式中起接地體的作用以降低漏電流。
13.權(quán)利要求12的場效應(yīng)晶體管的制造方法，還包含提供具有至少1MΩ的電阻的高阻通路。
14.權(quán)利要求12的場效應(yīng)晶體管的制造方法，還包含將晶體管制造成SOI CMOS。
15.權(quán)利要求12的場效應(yīng)晶體管的制造方法，還包含由多晶硅制造電阻器。
16.權(quán)利要求15的場效應(yīng)晶體管的制造方法，還包含用開槽多晶硅工藝制造多晶硅電阻器，該工藝中，埋置的接觸掩模在第一多晶硅層中開挖孔，以便第二多晶硅層能夠接觸到襯底。
17.權(quán)利要求11的場效應(yīng)晶體管的制造方法，還包含用同一個(gè)PC掩模，與柵多晶硅同時(shí)對電阻器多晶硅進(jìn)行圖形化。
18.權(quán)利要求17的場效應(yīng)晶體管的制造方法，還包含用氮化物硬掩模進(jìn)行圖形化，以便防止多晶硅柵層硅化并防止源和漏離子注入劑滲透，以使多晶硅保持不被硅化和本征摻雜，從而為體電荷到源提供高阻通路。
19.權(quán)利要求12的場效應(yīng)晶體管的制造方法，還包含對漏進(jìn)行改進(jìn)，以便提供通過器件的電流的增強(qiáng)雪崩倍增。
20.權(quán)利要求19的場效應(yīng)晶體管的制造方法，還包含注入比較高劑量的含鹵素的注入劑，它導(dǎo)致極陡的結(jié)，從而增強(qiáng)通過器件的雪崩倍增電流。
21.權(quán)利要求20的場效應(yīng)晶體管的制造方法，還包含掩蔽漏的大部分，然后注入高劑量的含鹵素的注入劑。
22.權(quán)利要求20的場效應(yīng)晶體管的制造方法，還包含在漏的整個(gè)寬度上注入高劑量的含鹵素的注入劑。
全文摘要
將FET設(shè)計(jì)成SOI CMOS的器件設(shè)計(jì),在FET處于開通態(tài)時(shí)對通過器件的電流進(jìn)行增強(qiáng)雪崩倍增,在FET關(guān)閉時(shí)清除體電荷。此FET具有電浮置體并與襯底基本上電隔離。本發(fā)明提供了將FET的浮置體耦合到FET的源的高阻通路,致使電阻器使器件能夠用作起有源開關(guān)作用的浮置體,并在待機(jī)模式中起接地體的作用以降低漏電流。高阻通路具有至少為1MΩ的電阻,且包含用開槽多晶硅工藝制造的多晶硅電阻器。
文檔編號H01L29/786GK1248793SQ9911885
公開日2000年3月29日 申請日期1999年9月15日 優(yōu)先權(quán)日1998年9月23日
發(fā)明者安德斯·布賴恩特, 威廉·F·克拉克, 約翰·J·埃里斯－默納翰, 愛德華·P·瑪西杰維斯吉, 愛德華·J·諾沃克, 威爾伯·D·普里瑟, 密恩·H·通 申請人:國際商業(yè)機(jī)器公司