專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般地說涉及半導(dǎo)體器件及其制造方法，特定地說涉及抑制DRAM(動態(tài)隨機存取存儲器)的存儲單元的n-p結(jié)部分或電容器絕緣膜的泄漏電流的半導(dǎo)體器件及其制造方法。
半導(dǎo)體存儲器大致分為DRAM(動態(tài)隨機存取存儲器)、快擦寫存儲器、SRAM(靜態(tài)隨機存取存儲器)三種。在DRAM中，數(shù)據(jù)經(jīng)常被刷新后保存，一旦斷電，數(shù)據(jù)就消失了。在快擦寫存儲器中，數(shù)據(jù)永遠被保存著，即使斷電，數(shù)據(jù)也不消失。所以稱為不易失性存儲器。SRAM雖然不需要進行刷新，但如果斷電，數(shù)據(jù)便消失。如上所述，各種半導(dǎo)體存儲器各有自己的特征，所以要根據(jù)不同的用途進行選擇。
DRAM是現(xiàn)在所生產(chǎn)的的半導(dǎo)體存儲器中占大部分的一種主要的存儲器。DRAM由構(gòu)成存儲大量的存儲信息用的存儲區(qū)的存儲單元陣列、以及使該存儲單元陣列進行規(guī)定的輸入輸出工作用的外圍電路部分構(gòu)成。而存儲單元陣列又通過排列多個相當(dāng)于最小存儲單位的存儲單元構(gòu)成。存儲單元基本上由一個電容器和與其連接的一個MOS(金屬-氧化物-半導(dǎo)體)晶體管構(gòu)成。而且在工作中判斷電容器是否蓄積了規(guī)定的電荷，使其與數(shù)據(jù)“0”、“1”對應(yīng)，進行存儲信息的處理。
圖34表示典型的DRAM的存儲單元的等效電路，201是電容器，202是單元晶體管。由電容器201和單元晶體管202構(gòu)成存儲單元200。203是位線，204是字線，205是讀出放大器。如圖34所示，電容器201與單元晶體管202的源/漏區(qū)的一方結(jié)合，位線203與單元晶體管202的源/漏區(qū)的另一方連接。另外，單元晶體管202的柵極連接在字線204上，位線203連接在讀出放大器205上。
另外，之所以表示為源/漏，是因為隨著信息的讀取或?qū)懭耄蔀檩d流子的供給源(源極)或?qū)⑤d流子取出來(漏極)。
圖35是用虛線表示現(xiàn)有的存儲單元的結(jié)構(gòu)中一些隱藏的部分的剖面圖。在圖35中，101是半導(dǎo)體襯底，102是形成STI(ShallowTrench Isolation)的分離氧化膜，使元件之間電絕緣性地分離。103是柵氧化膜，104是形成字線204柵極。105及106是在柵極104的下方左右形成的源/漏區(qū)。107是覆蓋柵極104的絕緣膜即側(cè)壁。1010是多晶硅栓，其一端連接在漏區(qū)106上，另一端連接在后文所述的存儲節(jié)點接觸點1017上。另外，1011是多晶硅栓，其一端連接在源區(qū)105上，另一端連接在圖中用虛線表示的位線203上。1012及1013氧化硅膜，1014是氮化硅膜，都形成層間絕緣膜。1015是溝，設(shè)置得使層間絕緣膜呈開口狀。1017是存儲節(jié)點接觸點，是在溝上形成的。1019是存儲節(jié)點，1020是電容器絕緣膜，1021是單元極板。電容器絕緣膜1020由氮化鈦膜(TiN)和在其表示上形成的氧化鉭膜(Ta2O5膜)構(gòu)成。單元板1021由含有n型雜質(zhì)的多晶硅構(gòu)成。由存儲節(jié)點1019、電容器絕緣膜1020及單元極板1021構(gòu)成電容器1022。
作為存儲信息蓄積在電容器201中的電荷由于源/漏區(qū)105、106和半導(dǎo)體襯底101的n-p結(jié)部分或電容器絕緣膜1020等中的泄漏電流等而逐漸放電，所以為了繼續(xù)由DRAM保持存儲，就必須適時地進行注入電荷的工作。將該工作稱為刷新，由讀出放大器205判斷寫入電容器201的信息。即，信息的讀出或?qū)懭胧峭ㄟ^下述的工作進行的，即在斷定了電荷被注入電容器201中的情況下，重新補充電荷，在斷定了電荷未被注入的情況下，使電容器201中沒有電荷。
另外，這樣進行刷新工作，即將電壓加在所選擇的柵極104及源/漏區(qū)105上，如上所述，進行該電容器中蓄積的信息的讀出或?qū)懭搿?br> 可是，在現(xiàn)有的半導(dǎo)體裝置中，除了通過讀出工作使信息消失以外，從存儲節(jié)點、存儲節(jié)點接觸點及源/漏區(qū)的n-p結(jié)發(fā)生泄漏電流，也會使信息消失。為了防止由該泄漏電流造成的信息消失，就必須在1毫秒-數(shù)百毫秒左右較短的周期內(nèi)，對全部存儲單元中存儲的信息進行刷新，這是所存在的問題。該刷新使得消耗功率增大。
另外，在進行刷新期間，不能讀出存儲單元中存儲的信息，所以存在進行刷新的時間間隔(刷新間歇時間)變短的問題。如果該刷新間歇時間短，則相對于工作時間的數(shù)據(jù)使用效率低。
另外，由于半導(dǎo)體襯底和分離氧化膜的體脹系數(shù)差產(chǎn)生的應(yīng)力，而在分離氧化膜的端部周圍產(chǎn)生微小的缺陷，由該微小的缺陷引起泄漏電流，存在刷新間歇時間變短的問題。
本發(fā)明就是為了解決上述問題而完成的，其目的在于提供一種能抑制源/漏區(qū)的n-p結(jié)部分的泄漏電流的半導(dǎo)體裝置及其制造方法。
另外，本發(fā)明的另一目的在于提供一種能抑制在分離氧化膜的端部周圍因應(yīng)力產(chǎn)生的微小缺陷所引起的泄漏電流的半導(dǎo)體裝置及其制造方法。
另外，本發(fā)明的另一目的在于提供一種能抑制通過存儲節(jié)點接觸點流的電容器絕緣膜的泄漏電流的半導(dǎo)體裝置及其制造方法。
本發(fā)明的半導(dǎo)體裝置備有半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主表面的分離區(qū)形成的分離氧化膜；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成的一對源/漏區(qū)；在上述源/漏區(qū)形成的溝；在上述半導(dǎo)體襯底的有源區(qū)的主表面上通過絕緣膜形成的柵極；覆蓋著上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極形成的層間絕緣膜；經(jīng)過設(shè)在上述層間絕緣膜上的開口部到達上述溝的布線層；以及通過上述布線層連接在上述源/漏區(qū)的某一方上的電容器。
如果采用該半導(dǎo)體裝置，則由于在源/漏區(qū)形成溝，所以在形成溝時，源/漏區(qū)的主表面被除去，與溝形成前相比，源/漏區(qū)的表面積增大，使得集中在分離氧化膜的端部附近的源/漏區(qū)或集中在半導(dǎo)體襯底上的每單位面積上的應(yīng)力減小，所以能抑制微小缺陷的發(fā)生。其結(jié)果是能減少由應(yīng)力產(chǎn)生的微小缺陷引起的泄漏電流，延長刷新間歇時間，即能提高刷新特性。
另外，本發(fā)明的另一方面的半導(dǎo)體裝置備有半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主表面的分離區(qū)形成的分離氧化膜；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成的一對源/漏區(qū)；在上述半導(dǎo)體襯底的有源區(qū)的主表面上通過絕緣膜形成的柵極；覆蓋著上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極形成的層間絕緣膜；填充經(jīng)過設(shè)在上述層間絕緣膜上的開口部到達上述源/漏區(qū)的接觸孔形成的布線層；通過上述布線層連接在上述源/漏區(qū)的某一方上的電容器；以及在上述布線層中離開上述電容器形成的能抑制泄漏電流的膜。
如果采用該半導(dǎo)體裝置，則由于在連接電容器和源/漏區(qū)的布線層中的離開電容器的部分形成抑制泄漏電流的膜，所以在不加電壓時能抑制泄漏電流在電容器和源/漏區(qū)之間流過，能延長刷新間歇時間。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法包括下述工序在半導(dǎo)體襯底的主表面的分離區(qū)形成分離氧化膜的工序；在上述半導(dǎo)體襯底的主表面上通過絕緣膜形成柵極的工序；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成一對源/漏區(qū)的工序；在上述柵極的側(cè)面形成側(cè)壁的工序；對上述源/漏區(qū)的主表面進行刻蝕、形成溝的工序；用第一導(dǎo)電材料填充上述溝、形成第一布線層的工序；形成覆蓋上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極的層間絕緣膜的工序；形成從上述層間絕緣膜的表面到達上述第一布線的表面的開口部的工序；用第二導(dǎo)電材料填充上述開口部、形成第二布線層的工序；以及通過第一及第二布線層形成連接上述源/漏區(qū)的某一方的電容器的工序。
如果采用該半導(dǎo)體裝置的制造方法，則由于在源/漏區(qū)的表面上形成溝，所以能緩和集中在分離氧化膜的端部附近的源/漏區(qū)或半導(dǎo)體襯底上的應(yīng)力，能抑制微小缺陷的發(fā)生。其結(jié)果，由應(yīng)力產(chǎn)生的微小缺陷引起的泄漏電流減少，延長刷新間歇時間，即能提高刷新特性。
另外，本發(fā)明的半導(dǎo)體裝置的制造方法包括下述工序在半導(dǎo)體襯底的主表面的分離區(qū)形成分離氧化膜的工序；在上述半導(dǎo)體襯底的主表面上通過絕緣膜形成柵極的工序；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成一對源/漏區(qū)的工序；在上述柵極的側(cè)面形成側(cè)壁的工序；形成覆蓋上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極的層間絕緣膜的工序；在上述層間絕緣膜上形成用來形成導(dǎo)電性地連接上述源/漏區(qū)的某一方的布線層的開口部的工序；將第一材料填充到上述開口部的中途為止、形成上述布線層的第一布線層的工序；將第二材料填充到上述開口部的中途為止、在上述開口部形成的上述布線層的第一布線層上形成上述布線層的第二布線層的工序；填充上述第一材料、在上述開口部形成的上述布線層的第二布線層上形成上述布線層的第三布線層的工序；以及形成與由上述第一、第二及第三布線層構(gòu)成的上述布線層導(dǎo)電性連接的電容器的工序。
如果采用該半導(dǎo)體裝置的制造方法，則由于在連接電容器和源/漏區(qū)的布線層中的與電容器分離的部分上形成了抑制泄漏電流的膜，所以在不加電壓時能抑制泄漏電流在電容器和源/漏區(qū)之間流過，能延長刷新間歇時間。
本發(fā)明的上述和其它的目的、特征、觀點和優(yōu)點通過參照附圖對本發(fā)明的詳細說明，將變得更加明顯。


圖1是表示本發(fā)明的優(yōu)選第一實施形態(tài)的半導(dǎo)體裝置的結(jié)構(gòu)、并用虛線表示局部隱蔽部分的剖面圖。
圖2至圖9是表示本發(fā)明的圖1所示的半導(dǎo)體裝置的制造方法的工序順序的主要部分剖面圖。
圖10至圖15是表示本發(fā)明的優(yōu)選第二實施形態(tài)的半導(dǎo)體裝置的剖面圖。
圖16是表示圖10所示的半導(dǎo)體裝置的制造方法的一個工序的主要部分剖面圖。
圖17是表示圖12所示的半導(dǎo)體裝置的制造方法的一個工序的主要部分剖面圖。
圖18是表示圖14所示的半導(dǎo)體裝置的制造方法的一個工序的主要部分剖面圖。
圖19是表示本發(fā)明的優(yōu)選第三實施形態(tài)的半導(dǎo)體裝置的剖面圖。
圖20、圖22及圖23是表示圖19所示的半導(dǎo)體裝置的制造方法的工序的主要部分剖面圖。
圖21及圖24是表示圖19所示的半導(dǎo)體裝置的制造方法的一個工序的平面圖。
圖25至圖28是表示本發(fā)明的優(yōu)選第四實施形態(tài)的半導(dǎo)體裝置的剖面圖。
圖29是表示本發(fā)明的優(yōu)選第一及第四實施形態(tài)的半導(dǎo)體襯底的深度和雜質(zhì)濃度的關(guān)系的說明圖。
圖30是表示圖25所示的半導(dǎo)體裝置的制造方法的一個工序的主要部分剖面圖。
圖31及圖33是表示圖26所示的半導(dǎo)體裝置的制造方法的一個工序的主要部分剖面圖。
圖32是表示圖26所示的半導(dǎo)體裝置的制造方法的一個工序的平面圖。
圖34是現(xiàn)有的半導(dǎo)體裝置的存儲單元的等效電路圖。
圖35是用虛線表示現(xiàn)有的半導(dǎo)體裝置的結(jié)構(gòu)中局部隱蔽的部分的剖面圖。
以下，說明本發(fā)明的優(yōu)選第一實施形態(tài)的半導(dǎo)體裝置及其制造方法。
圖1是表示本發(fā)明的優(yōu)選第一實施形態(tài)的半導(dǎo)體裝置的結(jié)構(gòu)、并用虛線表示局部隱蔽部分的剖面圖。另外，本發(fā)明的半導(dǎo)體裝置即DRAM的存儲單元的等效電路與圖34所示的電路相同。以下參照圖1，1是p型半導(dǎo)體襯底，2是使元件之間電絕緣分離的分離氧化膜，3是柵氧化膜，4是形成存儲單元的字線的柵極，5及6是在柵極4的下方左右形成的源/漏區(qū)。7是覆蓋柵極4的絕緣膜即側(cè)壁，8是在源/漏區(qū)5、6上形成的比源/漏區(qū)5、6深的溝。10是形成第一布線層的碳化硅栓(SiC)，以便不使源和漏短路。11是碳化硅栓(SiC)，其一端連接在源區(qū)5上，另一端連接在圖中用虛線表示的存儲單元的位線203上。12及13是氮氧化膜(SiON膜)，14是氮化硅膜，形成所有的層間絕緣膜。15是在層間絕緣膜上形成開口的溝。17是形成第二布線層的存儲節(jié)接點，是在溝15中形成的。19是存儲節(jié)點，20是由氮化鈦膜及氧化鉭膜構(gòu)成的電容器絕緣膜，21是單元極板。由存儲節(jié)點19、電容器絕緣膜20及單元極板21構(gòu)成電容器22。
該半導(dǎo)體裝置是n型的MOS晶體管，p型半導(dǎo)體襯底1包含例如1×1015/cm3左右的硼，柵極4的柵長L=0.1～0.2μm，含有磷或砷等n型雜質(zhì)。而且，通過注入磷或砷等n型雜質(zhì)離子，形成源/漏區(qū)5及6，該雜質(zhì)濃度為1×1017～1×1018/cm3左右。另外，碳化硅栓10及11是6H-SiC或4H-SiC，含有1×1018～1×1020/cm3左右的氮作為n型雜質(zhì)。而且，6H-SiC的能隙為2.86eV,4H-SiC的能隙為3.25eV。與此不同，硅的能隙為1.12eV。這里，雖然舉出了碳化硅(SiC)一例，但如果是能隙比硅大的半導(dǎo)體，那么也可以是其它物質(zhì)。
另外，溝8的深度為0.01μm～0.1μm左右，源/漏區(qū)5及6也可以形成得呈凸起狀態(tài)。
電容器絕緣膜20由100?！?00埃左右的氮化鈦膜和在它表面上形成的50?！?00埃左右的氧化鉭膜構(gòu)成，利用介電常數(shù)大的氧化鉭膜來增加電容量，同時利用氮化鈦膜來防止鉭原子(Ta)從存儲節(jié)點19向其它部分擴散。單元極板由含有1×1020/cm3左右的磷的多晶硅形成，存儲節(jié)點19由含有1×1020～1×1021/cm3左右的磷或砷等n型雜質(zhì)的多晶硅形成。另外，氮氧化膜12及13也可以采用氟氧化膜(SiOF)。與氧化硅膜相比，由于氟氧化膜的介電常數(shù)小，所以層間寄生電容小，能謀求加快晶體管的工作速度。
在由分離氧化膜2包圍著的一個有源區(qū)內(nèi)分別形成兩個單元晶體管，在分離氧化膜2上形成由另一地址的存儲單元使用的晶體管的柵極。
這里，作用分離氧化膜，圖中示出了STI(Shallow TrenchIsolation)，但也可以是其它分離氧化膜，例如LOCOS(LocalOxidation of Silicon)。另外，根據(jù)需要，也可以在半導(dǎo)體襯底1中形成溝道層或溝道斷開層。
刷新工作這樣進行，即通過將電壓同時加在連接著柵極4的字線中被選擇的一條和通過碳化硅栓11連接在源/漏區(qū)5上的被選擇的位線上，使存儲單元中的一個晶體管導(dǎo)通。用讀出放大器將這時流過的微小電流放大，讀出被寫入電容器22中的信息。而且，在寫入信息時，也將電壓加在柵極4和源/漏區(qū)5上，晶體管導(dǎo)通，流過電流，信息通過漏極6、碳化硅栓10和存儲節(jié)接點17，被寫入電容器22。被寫入電容器22中的信息由加在源/漏區(qū)5(位線)上的電壓決定。例如，各電壓分別為電源電壓Vcc=2V，襯底偏壓VBB=-1V，漏極電壓VDD=2V左右時，柵壓上升，被施加VG=4V。
如果采用本發(fā)明的優(yōu)選第一實施形態(tài)的半導(dǎo)體裝置，則由于利用能隙比硅大的4H-SiC或6H-SiC形成連接源/漏區(qū)6和存儲節(jié)接點17的碳化硅栓10，所以能抑制在生成Shockley-Read-Hall(SRH)的過程中產(chǎn)生的電流、以及焊區(qū)之間的隧道電流，能減少源/漏區(qū)附近的結(jié)泄漏電流。因此，刷新間歇時間變長，即提高了刷新特性，同時提高了半導(dǎo)體裝置的可靠性。
另外，由于形成溝8，所以在形成溝時源/漏區(qū)6的主表面被除去，與溝形成前相比，源/漏區(qū)的表面積增加，能減小集中在分離氧化膜2的端部附近的源/漏區(qū)6或p型半導(dǎo)體襯底1上的每單位面積的應(yīng)力，所以能抑制微小缺陷的發(fā)生。其結(jié)果，能抑制由應(yīng)力產(chǎn)生的微小缺陷引起的泄漏電流，所以能延長刷新間歇時間，即能提高刷新特性。此外，由于碳化硅栓使源/漏區(qū)呈凸起狀態(tài)的結(jié)構(gòu)，所以能將源/漏區(qū)的表面污染除去而抑制結(jié)不良。另外，由于碳化硅栓的能隙大，所以更能抑制泄漏電流，能延長刷新間歇時間。
另外，由于采用例如氟氧化膜作為層間絕緣膜，該氟氧化膜的介電常數(shù)比氧化硅膜低，所以能減小層間寄生電容，能謀求加速晶體管的工作速度。
圖2至圖9是表示本發(fā)明的第一優(yōu)選實施形態(tài)的半導(dǎo)體裝置的制造方法的工序順序的主要部分剖面圖。參照圖2至圖9,9是碳化硅層(SiC),16是n型多晶硅，18是氧化硅膜。
首先，如圖2所示，在半導(dǎo)體襯底1的分離區(qū)上形成淺的溝，用氧化膜填充后，用CMP(Chemical Mechanical Polishing)方法使表面平坦化，形成分離氧化膜2。這里，圖中示出了STI(ShallowTrench Isolation)作為分離氧化膜，圖中，其表面與半導(dǎo)體襯底1的表面高度一致，但并非必須一致。另外，也可以是其它形狀的分離氧化膜，例如LOCOS(Local Oxidation of Silicon)。
其次，在用硼或氟化硼等雜質(zhì)進行了溝道注入或溝道斷開注入后，根據(jù)需要，也可以用熱氧化法形成柵氧化膜3，如圖3所示。此后形成由含有磷或呻等n型雜質(zhì)的多晶硅膜構(gòu)成的柵極4。
然后，在注入磷或呻等n型雜質(zhì)的離子而形成源/漏區(qū)5及6之后，全面地形成氧化硅膜，對它進行內(nèi)刻蝕，形成側(cè)壁7。這時，用氮化硅膜、TEOS(Tetraethyl Orthosilicate)氧化膜中的任一種，都可以形成側(cè)壁。
如圖4所示，將分離氧化膜2及側(cè)壁7作為掩模，刻蝕源/漏區(qū)5、6及半導(dǎo)體襯底1，自行調(diào)整地形成使源/漏區(qū)5、6呈凸起狀態(tài)的具有從半導(dǎo)體襯底1的表面算起深度達0.01μm～0.1μm左右的溝8。此后，在表面上外延生長含有n型雜質(zhì)氮的碳化硅層(SiN)9。
然后，在除了柵極4上方以外的部分上作成掩模，如圖5所示進行刻蝕，形成含有1×1018～1×1020/cm3左右的氮的碳化硅栓10及11。
其次，全面地淀積氮氧化膜(SiON)12后，進行掩模圖形刻蝕，形成到達碳化硅栓11的溝(圖中未示出)。此后，淀積鎢層，用CMP法使平面平坦化，進行掩模圖形刻蝕，通過刻蝕形成位線(圖中未示出)。
另外，如圖6所示，全面地淀積氮氧化膜13及氮化硅膜14后，形成掩模圖形并進行刻蝕，形成從氮化膜14的表面算起深度達0.1μm～0.3μm左右的溝15。
然后，全面地形成含有1×1020～1×1021/cm3左右的磷或砷等n型雜質(zhì)的n型多晶硅膜16，將溝15填充后，如圖17所示，用CMP法進行達到與氮化硅膜14的表面同一高度的平坦化，形成存儲節(jié)接點17。
其次，如圖8所示，除了存儲節(jié)接點17的上部的存儲節(jié)點19的形成區(qū)以外，全面地形成氧化硅膜18后，淀積含有與存儲節(jié)接點17同一種類的雜質(zhì)的磷或砷等的n型多晶硅膜。這里，圖示的雖然是筒形存儲節(jié)點，但也可以是片形等其它形狀的存儲節(jié)點，在進行使表面粗糙化等處理的情況下，此后再接著進行。
然后將氧化硅膜18除去后，如圖9所示，形成氮化鈦膜(TiN)，在其表面上全面地再形成50?！?00埃左右的氧化鉭膜(Ta2O5膜)，從而形成電容器絕緣膜20。此后，全面地淀積含1×1020/cm3左右的磷多晶硅，進行圖形刻蝕，形成單元極板21。電容器絕緣膜20及單元極板21最好覆蓋著存儲單元區(qū)全面地形成，也可以在存儲單元區(qū)分割成多個形成。這樣就形成了圖1所示的半導(dǎo)體裝置。
另外，在同一襯底內(nèi)形成存儲單元和外圍電路的情況下，在形成電容器時，制成只使存儲單元區(qū)露出的掩模，進行上述處理。
如果采用本發(fā)明的優(yōu)選第一實施形態(tài)的半導(dǎo)體裝置的制造方法，則由于將側(cè)壁和分離氧化膜作為掩模，自行調(diào)整地形成溝，形成碳化硅栓，所以能用簡單的工序?qū)⒃?漏區(qū)表面污染除去，同時能緩和集中在分離氧化膜2的端部附近的源/漏區(qū)6或p型半導(dǎo)體襯底1上的應(yīng)力，能抑制微小缺陷的發(fā)生。其結(jié)果，由應(yīng)力產(chǎn)生的微小缺陷引起的泄漏電流減少，延長刷新間歇時間，即能提高刷新特性。
另外，由于利用能隙比硅大的4H-SiC或6H-SiC形成連接源/漏區(qū)6和存儲節(jié)接點17的栓，所以在生成Shockley-Read-Hall(SRH)的過程中產(chǎn)生的電流、以及焊區(qū)之間的隧道電流都能被抑制，同時能減少由源/漏區(qū)和p型半導(dǎo)體襯底形成的n-p結(jié)的面積，能抑制結(jié)不良，所以能減少源/漏區(qū)6附近的結(jié)泄漏電流。
以下，說明本發(fā)明的優(yōu)選第二實施形態(tài)的半導(dǎo)體裝置及其制造方法。
從圖10至圖15是表示本發(fā)明的優(yōu)選第二實施形態(tài)的半導(dǎo)體裝置的剖面圖。
以下參照圖10至圖15,23及24是多晶硅栓，25是多晶硅膜。另外，圖中在優(yōu)選第一實施形態(tài)中使用的同一符號表示同一或相當(dāng)?shù)牟糠帧?br> 首先參照圖10，多晶硅膜25的厚度為1nm左右，在含有磷或砷等n型雜質(zhì)的情況下，該雜質(zhì)濃度為1×1016～1×1018/cm3左右，但也可以不含雜質(zhì)。除此之外，與優(yōu)選第一實施形態(tài)的不同點在于不形成溝8。
由于多晶硅膜25非常薄，所以如果施加通常的寫入或讀出電壓，則會發(fā)生隧道電流。
如圖11所示，多晶硅膜25也可以在存儲節(jié)接點17和多晶硅栓23的界面上形成。另外，如圖12所示，也可以在多晶硅栓23的內(nèi)部形成，或者如圖13所示，也可以在多晶硅栓23和源/漏區(qū)6的界面上形成?？墒?，由于在多晶硅栓23和源/漏區(qū)6的結(jié)部分產(chǎn)生與源/漏區(qū)6的表面狀態(tài)有關(guān)的接觸電阻，所以如果在該部分形成多晶硅膜25，電阻會變得更大，數(shù)據(jù)的寫入速度下降。因此，多晶硅膜25最好離開多晶硅栓23和源/漏區(qū)6的結(jié)面形成。
如果采用本發(fā)明的優(yōu)選第二實施形態(tài)的半導(dǎo)體裝置，則由于存儲節(jié)接點17由含有1×1020～1×1021/cm3左右的n型雜質(zhì)的磷或砷的多晶硅形成，多晶硅栓23含有1×1018～1×1020/cm3左右的磷或砷等n型雜質(zhì)，與此不同，形成比該雜質(zhì)濃度更低的多晶硅膜25，所以多晶硅膜25的電阻變大。如果該多晶硅膜25不加電壓，幾乎無電流，所以能抑制在存儲節(jié)點19和源/漏區(qū)6之間流過泄漏電流，能延長刷新間歇時間。
另外，如果形成含有1×1018～1×1020/cm3左右的氮等n型雜質(zhì)的碳化硅膜，以代替多晶硅膜25，則由于能隙大，所以能減少泄漏電流，能延長刷新間歇時間。
在不形成多晶硅栓23的情況下，如圖14所示，也可以在存儲節(jié)接點17的內(nèi)部形成，或者如圖15所示，也可以在存儲節(jié)接點17和源/漏區(qū)6的界面上形成。可是，在存儲節(jié)接點17和源/漏區(qū)6的結(jié)部分產(chǎn)生與源/漏區(qū)6的表面狀態(tài)有關(guān)的接觸電阻。因此，如果在該部分形成多晶硅膜25，電阻會變得更大，數(shù)據(jù)的寫入速度下降，所以如圖14所示，多晶硅膜25最好離開存儲節(jié)接點17和源/漏區(qū)6的結(jié)面形成。
圖16至圖18是表示本發(fā)明的優(yōu)選第二實施形態(tài)的半導(dǎo)體裝置的制造方法的一個工序的剖面圖，在圖16至圖18中，26是多晶硅膜，27是氮化硅膜。
首先，說明圖10所示的半導(dǎo)體裝置的制造方法。
與優(yōu)選的第一實施形態(tài)一樣，在半導(dǎo)體襯底1上形成分離氧化膜2、柵氧化膜3、柵極4、源/漏區(qū)5及6、以及側(cè)壁7之后，與在優(yōu)選的第一實施形態(tài)中形成碳化硅栓10、11時一樣，形成多晶硅栓23及24，并形成氮氧化膜12及13、氮化硅膜14、溝15。
其次，通過全面地形成含有1×1020～1×1021/cm3左右的磷或砷等n型雜質(zhì)的n型多晶硅膜16，并進行內(nèi)刻蝕，將溝15填充到中途。此后，如圖16所示，全面地形成含有1×1016～1×1018/cm3左右的磷或砷等n型雜質(zhì)、或者不含雜質(zhì)的多晶硅膜26，通過內(nèi)刻蝕，形成厚度為1nm左右的多晶硅膜25。
然后，將溝15全部填充而全面地形成了多晶硅膜16后，與優(yōu)選的第一實施形態(tài)一樣，用CMP法進行達到與氮化硅膜14的表面同一高度的平坦化，在它上面形成電容器22。
另外，形成溝15后，如果在形成n型多晶硅膜16之前形成多晶硅膜26，則能獲得圖11所示的在存儲節(jié)接點17和多晶硅栓23的界面上形成了多晶硅膜25的半導(dǎo)體裝置。
其次說明圖12所示的半導(dǎo)體裝置的制造方法。
與優(yōu)選的第一實施形態(tài)一樣，在半導(dǎo)體襯底1上形成分離氧化膜2、柵氧化膜3、柵極4、源/漏區(qū)5及6、以及側(cè)壁7。
其次，全面地形成含有1×1018～1×1020/cm3左右的磷或砷等n型雜質(zhì)的多晶硅膜，通過內(nèi)刻蝕，在源/漏區(qū)5及6的表面上形成多晶硅栓23及24的一部分。此后，如圖17所示，用氮化硅膜27作掩模，只使源/漏區(qū)6的表面露出。然后，全面地形成含有1×1016～1×1018/cm3左右的磷或砷等n型雜質(zhì)、或者不含雜質(zhì)的多晶硅膜26，通過內(nèi)刻蝕，如圖12所示形成厚度為1nm左右的多晶硅膜25。然后將氮化硅膜27除出。
然后，與在優(yōu)選的第一實施形態(tài)中形成碳化硅栓10、11時一樣，形成多晶硅栓23及24，并形成氮氧化膜12及13、氮化硅膜14、溝15、存儲節(jié)接點17、電容器22。
另外，形成側(cè)壁7后，如果在形成多晶硅栓23及24之前形成多晶硅膜26，則能獲得圖13所示的在源/漏區(qū)6和多晶硅栓23的界面上形成了多晶硅膜25的半導(dǎo)體裝置。
其次說明圖14所示的半導(dǎo)體裝置的制造方法。
與優(yōu)選的第一實施形態(tài)一樣，在半導(dǎo)體襯底1上形成分離氧化膜2、柵氧化膜3、柵極4、源/漏區(qū)5及6、側(cè)壁7、氮氧化膜12及13、氮化硅膜14后，形成到達源/漏區(qū)6的溝15。
其次，如圖18所示，全面地形成含有1×1020～1×1021/cm3左右的磷或砷等n型雜質(zhì)的n型多晶硅膜16，通過內(nèi)刻蝕，在溝15中填充到中途。然后，全面地形成含有1×1016～1×1018/cm3左右的磷或砷等n型雜質(zhì)、或者不含雜質(zhì)的多晶硅膜26，進行內(nèi)刻蝕，如圖14所示形成厚度為1nm左右的多晶硅膜25。
然后，將溝15全部填充而全面地形成了多晶硅膜16后，與優(yōu)選的第一實施形態(tài)一樣，用CMP法進行達到與氮化硅膜14的表面同一高度的平坦化，在它上面形成電容器22。
另外，形成溝15后，如果在形成n型多晶硅膜16之前形成多晶硅膜26，則能獲得圖15所示的在存儲節(jié)接點17和源/漏區(qū)6的界面上形成了多晶硅膜25的半導(dǎo)體裝置。
如果采用本發(fā)明的優(yōu)選第二實施形態(tài)的半導(dǎo)體裝置的制造方法，則由于存儲節(jié)接點17由含有1×1020～1×1021/cm3左右的n型雜質(zhì)的磷或砷的多晶硅形成，多晶硅栓23含有1×1018～1×1020/cm3左右的磷或砷等n型雜質(zhì)，與此不同，形成比該雜質(zhì)濃度更低的多晶硅膜25，所以多晶硅膜25的電阻變大。其結(jié)果，能抑制在存儲節(jié)點19和源/漏區(qū)6之間流過泄漏電流，能獲得刷新間歇時間長的半導(dǎo)體裝置的制造方法。
另外，由于使用作為絕緣體的氧化硅膜，代替多晶硅膜25，電阻增大，所以具有與能抑制泄漏電流的同樣的效果。
另外，用與形成多晶硅膜25時同樣的方法，也能形成含有1×1018=1×1020/cm3左右的氮等n型雜質(zhì)的碳化硅膜，如果形成碳化硅膜，則由于能隙大，所以能減少泄漏電流，能獲得刷新間歇時間長的半導(dǎo)體裝置的制造方法。
以下，說明本發(fā)明的優(yōu)選第三實施形態(tài)的半導(dǎo)體裝置及其制造方法。
圖19是表示本發(fā)明的優(yōu)選第三實施形態(tài)的半導(dǎo)體裝置的剖面圖。以下參照圖19,28是氧化硅膜，29是p型雜質(zhì)層。另外，圖中在優(yōu)選第一實施形態(tài)中使用的同一符號表示同一或相當(dāng)?shù)牟糠帧?br> 該半導(dǎo)體裝置在源/漏區(qū)5及6的一部分上形成溝8，在溝8下面的p型半導(dǎo)體襯底1中形成含有1×1020～1×1021/cm3左右的硼等p型雜質(zhì)層29。另外，在多晶硅栓23及24和p型半導(dǎo)體襯底1之間形成厚度為1nm～10nm左右的氧化硅膜28,p型半導(dǎo)體襯底1和多晶硅栓23及24不直接接觸。
如果采用本發(fā)明的優(yōu)選第三實施形態(tài)的半導(dǎo)體裝置，則由于源/漏區(qū)6的一部分被置換成多晶硅栓23，多晶硅栓23和p型半導(dǎo)體襯底1之間夾著氧化硅膜28而不直接接觸，能減少源/漏區(qū)6和p型半導(dǎo)體襯底1的pn結(jié)的面積，減少結(jié)不良，能抑制泄漏電流，所以能實現(xiàn)刷新間歇時間長的DRAM單元。
另外，由于形成溝8，能除去源/漏區(qū)表面的污染，所以能抑制結(jié)不良，同時能緩和集中在分離氧化膜2的端部附近的源/漏區(qū)6或p型半導(dǎo)體襯底1上的應(yīng)力，因而能減少泄漏電流，能延長刷新間歇時間等，能提高半導(dǎo)體裝置的可靠性。
另外，由于形成源/漏區(qū)5的部分也與形成源/漏區(qū)6的部分同樣地形成溝，所以能減少p型半導(dǎo)體襯底1和源/漏區(qū)5的p-n結(jié)的面積，減少結(jié)不良，同時由于源/漏區(qū)5的表面污染被除去，所以能抑制結(jié)不良，能減少泄漏電流，具有提高驅(qū)動能力的效果。
但是，在重視提高抗穿透現(xiàn)象的性能的情況下，也可以只在源/漏區(qū)6的部分形成溝8(圖中未示出)。
圖20、圖22及圖23是表示圖19所示的半導(dǎo)體裝置的制造方法的工序順序的主要部分剖面圖，圖21及圖24是表示圖19所示的半導(dǎo)體裝置的制造方法的一個工序的平面圖。參照圖20至圖24,30是抗蝕劑，31是氧化硅膜，虛線32表示有源區(qū)和元件分離氧化膜2的邊界部分。
首先，與優(yōu)選的第一實施形態(tài)一樣，在半導(dǎo)體襯底1上形成分離氧化膜2、柵氧化膜3、柵極4、源/漏區(qū)5及6、側(cè)壁7之后，如圖20所示，形成覆蓋著除了源/漏區(qū)5及6的表面以外的全體的抗蝕劑30。圖21是到此為止的工序結(jié)束時的俯視圖。然后，將該抗蝕劑30和側(cè)壁7作為掩模，進行各向異性刻蝕，形成使源/漏區(qū)5及6呈凸起狀態(tài)的溝8。
其次，如圖22所示，利用形成了溝8的同一掩模，在形成了溝8的p型半導(dǎo)體襯底1的表面上形成含有1×1020～1×1021/cm3左右的硼的p型雜質(zhì)層29。這里，作為掩模雖然舉出了抗蝕劑30的例，但也可以利用氮化硅膜。
然后，將抗蝕劑30除去后，如圖23所示，通過熱氧化形成氧化硅膜31。
由于進行該氧化，源/漏區(qū)5的表面和溝8的內(nèi)壁部分上露出的源/漏區(qū)6的表面及p型半導(dǎo)體襯底1的表面雖然被氧化硅膜覆蓋著，但在溝8底面的p型半導(dǎo)體襯底1的表面上形成含有高濃度硼的p型雜質(zhì)層29，所以引起加速氧化。由于源/漏區(qū)5是高濃度的n型雜質(zhì)層，所以在其表面上同樣引起加速氧化，但通過調(diào)節(jié)p型雜質(zhì)層29的濃度和源/漏區(qū)5及6的濃度，能使在溝8的底面上形成的氧化硅膜的厚度比在源/漏區(qū)5上面的氧化硅膜的厚度形成得厚。
然后，如果對氧化硅膜31全面地進行刻蝕，如圖19所示，形成1nm～10nm左右的氧化硅膜28。
此后，與優(yōu)選的第二實施形態(tài)一樣，形成多晶硅栓23及24，與實施形態(tài)2一樣，形成氮氧化膜12及13、氮化硅膜14、溝15、存儲節(jié)接點17、電容器22。
如果采用本發(fā)明的優(yōu)選第三實施形態(tài)的半導(dǎo)體裝置的制造方法，則由于在源/漏區(qū)6的一部分上自行調(diào)整地形成溝8，能以簡單的工藝除去源/漏區(qū)表面的污染，同時能減少n-p結(jié)的面積，能抑制結(jié)不良，此外，能緩和集中在分離氧化膜2的端部附近的源/漏區(qū)6或p型半導(dǎo)體襯底1上的應(yīng)力，所以能減少泄漏電流，能延長刷新間歇時間。
另外，由于形成源/漏區(qū)5的部分也與形成源/漏區(qū)6的部分同樣地形成溝及氧化硅膜，所以能減少p型半導(dǎo)體襯底1和源/漏區(qū)5的n-p結(jié)的面積并減少結(jié)不良，同時由于能除去源/漏區(qū)5的表面污染，所以能抑制結(jié)不良，并能減少泄漏電流，具有提高驅(qū)動能力的效果。
如圖24所示，如果使形成溝8時的掩膜形成得只將源/漏區(qū)6的表面露出，則在源/漏區(qū)5的部分上不形成溝8，能提高抗穿通現(xiàn)象的性能。
以下，說明本發(fā)明的優(yōu)選第四實施形態(tài)的半導(dǎo)體裝置及其制造方法。
圖25至圖28是表示本發(fā)明的優(yōu)選第四實施形態(tài)的半導(dǎo)體裝置的剖面圖。以下參照圖，33是溝。另外，圖中在優(yōu)選第一實施形態(tài)中使用的同一符號表示同一或相當(dāng)?shù)牟糠帧?br> 參照圖25，該半導(dǎo)體裝置在源/漏區(qū)5及6的一部分上形成比源/漏區(qū)5及6和p型半導(dǎo)體襯底1的n-p結(jié)淺的溝33。
如果采用本發(fā)明的優(yōu)選第四實施形態(tài)的一實施例的圖25所示的半導(dǎo)體裝置，則由于形成溝33，所以源/漏區(qū)5及6的一部分表面通過刻蝕而被除去，所以能防止表面附近的污染造成的連接不良，同時能緩和集中在分離氧化膜2的端部附近的源/漏區(qū)6或p型半導(dǎo)體襯底1上的應(yīng)力，減少泄漏電流。
另外，例如使用氟氧化膜作為層間絕緣膜，由于該氟氧化膜的介電常數(shù)比氧化硅膜低，所以能減小層間寄生電容，能謀求加快晶體管的工作速度。
另外，如圖26所示，也可以將分離氧化膜2的端部表面的一部分2a削去而形成多晶硅栓23。
如果采用本發(fā)明的優(yōu)選第四實施形態(tài)的另一實施例的圖26所示的半導(dǎo)體裝置，則由于將分離氧化膜2的端部表面的一部分2a刻蝕除去，所以與源/漏區(qū)6和多晶硅栓23的結(jié)面積相比，能將多晶硅栓23的面積取得大一些，使接觸電阻變小，從而能謀求寫入效率上升等、即使制作得微細也能提高可靠性。
另外，通過將分離氧化膜2的端部表面的一部分2a除去，源/漏區(qū)6和半導(dǎo)體襯底1形成結(jié)，從源/漏區(qū)到結(jié)位置的雜質(zhì)濃度分布變化平緩，所以電場強度變低。如果電場強度低，則能抑制由缺陷引起的泄漏電流，所以能延長刷新間歇時間。
另外，參照表示半導(dǎo)體襯底的深度和雜質(zhì)濃度的關(guān)系的說明圖(圖29)，說明如下。
n-p結(jié)的電場強度由結(jié)濃度和結(jié)附近的雜質(zhì)濃度分布的斜率決定。一般來說，如果結(jié)濃度變低，電場強度就變低。另外，如果至結(jié)的雜質(zhì)濃度分布變得平緩，電場強度就變低。在優(yōu)選的第一實施形態(tài)中，多晶硅栓和半導(dǎo)體襯底形成結(jié)。由于雜質(zhì)濃度分布從多晶硅栓到結(jié)的位置急劇變化，所以電場強度變高。另一方面，在優(yōu)選的第四實施形態(tài)中，源/漏區(qū)和半導(dǎo)體襯底形成結(jié)。由于從源/漏區(qū)到結(jié)位置的雜質(zhì)濃度分布變化平緩，所以電場強度變低。如果電場強度低，則能減少由缺陷引起的泄漏電流，所以能延長刷新間歇時間，即能提高刷新特性。
另外，如圖27所示，假設(shè)每一個晶體管的源/漏區(qū)5的長度為a，源/漏區(qū)6的長度為b，如果使a≥b，則能使存儲單元的面積縮小相當(dāng)于源/漏區(qū)6的長度縮短的部分。另外，由于多晶硅栓23和源/漏區(qū)6的連接面積變小，所以泄漏電流減小，能延長刷新間歇時間，但由于能使接觸面積大，所以具有寫入效率不會下降的效果。另外，由于源/漏區(qū)5由相鄰的兩個晶體管所公用，所以每一個晶體管的源/漏區(qū)5的長度都為a。
另外，如圖28所示，在分離氧化膜2的表面形成得比p型半導(dǎo)體襯底1的主表面高、而且源/漏區(qū)5及6形成得非常淺的情況下，當(dāng)在源/漏區(qū)5及6的表面上形成溝時，晶片內(nèi)的刻蝕深度均勻，難以比源/漏區(qū)5及6和p型半導(dǎo)體襯底1的pn結(jié)淺，所以也可以形成只將分離氧化膜2的端部表面的一部分2a削去的溝33。
如果采用本發(fā)明的優(yōu)選第四實施形態(tài)的另一實施例的圖27及圖28所示的半導(dǎo)體裝置，則由于源/漏區(qū)6和多晶硅栓23連接面積減小，所以更能抑制泄漏電流，能延長刷新間歇時間。另外，由于將分離氧化膜2的端部表面的一部分2a除去，所以具有與用圖26說明的效果同樣的效果。
圖30至圖33是表示本發(fā)明的優(yōu)選第四實施形態(tài)的半導(dǎo)體裝置的制造方法的一個工序圖，圖30、圖31及圖33是剖面圖，圖32是俯視圖。
首先，說明圖30所示的半導(dǎo)體裝置的制造方法。
與優(yōu)選的第一實施形態(tài)一樣，在半導(dǎo)體襯底1上形成分離氧化膜2、柵氧化膜3、柵極4、源/漏區(qū)5及6、側(cè)壁7。此后，如圖30所示，利用能確保與氧化硅膜的選擇比大的硅刻蝕材料，自行調(diào)整地形成比源/漏區(qū)5及6淺的溝。然后，全面地進行磷離子注入，以便使源/漏區(qū)5及6和p型半導(dǎo)體襯底1的pn結(jié)比溝33的底面深。
此后，與優(yōu)選的第二實施形態(tài)一樣，形成多晶硅栓23及24，與優(yōu)選的實施形態(tài)2一樣，形成氮氧化膜12及13、氮化硅膜14、溝15、存儲節(jié)接點17、電容器22，從而形成圖25所示的半導(dǎo)體裝置。
如果采用本發(fā)明的優(yōu)選第四實施形態(tài)的一實施例的圖25所示的半導(dǎo)體裝置的制造方法，則由于自行調(diào)整地形成溝33，所以能用簡單的工序?qū)⒃?漏區(qū)5及6的一部分表面刻蝕除去，所以能防止表面附近的污染造成的連接不良，同時能緩和集中在分離氧化膜2的端部附近的源/漏區(qū)6或p型半導(dǎo)體襯底1上的應(yīng)力，能獲得泄漏電流減少了的半導(dǎo)體裝置。
其次說明圖26所示的半導(dǎo)體裝置的制造方法。
與優(yōu)選的第一實施形態(tài)一樣，形成分離氧化膜2、柵氧化膜3、柵極4、源/漏區(qū)5及6、側(cè)壁7，但側(cè)壁7是用氮氧化硅膜(SiON膜)形成的。
如圖31所示，用抗蝕劑30作掩模，覆蓋分離氧化膜2的除了端部以外的部分的表面。圖32是到此為止的工序結(jié)束時的平面圖。然后，將側(cè)壁7和抗蝕劑30作為掩模，將源/漏區(qū)5及6和分離氧化膜2的表面刻蝕除去，如圖26所示，形成比源/漏區(qū)5及6淺、而且分離氧化膜2的端部表面的一部分2a被除去了的溝33。此后，全面地進行磷離子注入，以便使源/漏區(qū)5及6和p型半導(dǎo)體襯底1的pn結(jié)比溝33的底面深。
由于將用氮氧化硅膜(SiON膜)形成的側(cè)壁7和抗蝕劑30作為掩模進行刻蝕，所以與源/漏區(qū)6連接的部分的分離氧化膜2的端部能自行調(diào)整地被除去。因此，能將源/漏區(qū)6的接觸面積取得大，接觸電阻變小，所以能獲得寫入效率增大等、即使微細化也能提高可靠性的半導(dǎo)體裝置的制造方法。另外，由于分離氧化膜2的端部表面的一部分2a被除去，所以具有與用圖26說明過的效果同樣的效果。
另外，假設(shè)每一個晶體管的源/漏區(qū)5的長度為a，源/漏區(qū)6的長度為b，如果使a≥b，形成圖27所示的半導(dǎo)體裝置。因此，能使存儲單元的面積縮小相當(dāng)于源/漏區(qū)6的長度縮短的部分，同時由于多晶硅栓23和源/漏區(qū)6的連接面積變小，所以泄漏電流減小，能延長刷新間歇時間。另外，由于源/漏區(qū)5與相鄰的兩個晶體管公用，所以每一個晶體管的源/漏區(qū)5的長度都為a。
另外，即使在分離氧化膜2的表面形成得比p型半導(dǎo)體襯底1的主表面高、而且源/漏區(qū)5及6形成得非常淺的情況下，也與優(yōu)選的第一實施形態(tài)一樣，在形成了分離氧化膜2、柵氧化膜3、柵極4、源/漏區(qū)5及6后，刻蝕全面形成的氮氧化硅膜，形成側(cè)壁7。
然后，如圖33所示，用抗蝕劑30作掩模。在分離氧化膜2上形成的柵極4和覆蓋它的側(cè)壁7是與分離氧化膜2和有源區(qū)的邊界保持一定的距離，靠近分離氧化膜2的中央形成的。因此，此后如果利用能確保與硅及氮氧化硅膜的選擇比大的氧化膜刻蝕材料，自行調(diào)整地進行刻蝕，則能只將分離氧化膜2的端部除去。于是，形成溝33。
與優(yōu)選的第二實施形態(tài)一樣，形成多晶硅栓23及24，與優(yōu)選的實施形態(tài)2一樣，通過形成氮氧化膜12及13、氮化硅膜14、溝15、存儲節(jié)接點17、電容器22，從而形成圖28所示的半導(dǎo)體裝置。
如果采用本發(fā)明的優(yōu)選第四實施形態(tài)的一實施例的圖28所示的半導(dǎo)體裝置的制造方法，則由于即使在分離氧化膜2的表面形成得比p型半導(dǎo)體襯底1的表面高、而且源/漏區(qū)5及6形成得非常淺的情況下，也能將分離氧化膜2的端部除去，能用簡單的工序形成減少源/漏區(qū)6和多晶硅栓23的連續(xù)面積、抑制泄漏電流、延長了刷新間歇時間的半導(dǎo)體裝置。另外，通過將分離氧化膜2的端部表面的一部分2a除去，源/漏區(qū)6和半導(dǎo)體襯底1形成結(jié)，所以從源/漏區(qū)到結(jié)位置的雜質(zhì)濃度分布變化平緩，使電場強度變低。如果電場強度低，則能抑制由缺陷引起的泄漏電流，所以能延長刷新間歇時間。
在圖33中，雖然將分離氧化膜2的端部削去后形成的溝33的底面和源/漏區(qū)6的表面一致，但即使不一致時也能獲得同樣的效果。
雖然已經(jīng)詳細的討論如舉例說明了本發(fā)明，但應(yīng)理解到這僅是為便于理解所舉的例子。本發(fā)明不限于此，本發(fā)明的精神和范圍僅由下述的權(quán)利要求所限定。
權(quán)利要求
1．一種半導(dǎo)體裝置，其特征在于備有半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主表面的分離區(qū)形成的分離氧化膜；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成的一對源/漏區(qū)；在上述源/漏區(qū)形成的溝；在上述半導(dǎo)體襯底的有源區(qū)的主表面上通過絕緣膜形成的柵極；覆蓋著上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極形成的層間絕緣膜；經(jīng)過設(shè)在上述層間絕緣膜上的開口部到達上述溝的布線層；以及通過上述布線層連接在上述源/漏區(qū)的某一方上的電容器。
2．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于溝形成得比源/漏區(qū)深，布線層由將能隙比硅大的物質(zhì)填充到上述溝中形成的第一布線層、以及與該第一布線層連接的第二布線層構(gòu)成。
3．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于溝形成得比源/漏區(qū)深，備有在布線層和半導(dǎo)體襯底的界面上形成的氧化硅膜。
4．根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于在源/漏區(qū)的表面上形成溝，與電容器連接的一方的源/漏區(qū)與分離氧化膜鄰接，在上述源/漏區(qū)的表面上形成溝是將上述分離氧化膜的端部表面的一部分除去后形成的。
5．一種半導(dǎo)體裝置，其特征在于備有半導(dǎo)體襯底；在上述半導(dǎo)體襯底的主表面的分離區(qū)形成的分離氧化膜；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成的一對源/漏區(qū)；在上述半導(dǎo)體襯底的有源區(qū)的主表面上通過絕緣膜形成的柵極；覆蓋著上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極形成的層間絕緣膜；填充經(jīng)過設(shè)在上述層間絕緣膜上的開口部到達上述源/漏區(qū)的接觸孔形成的布線層；通過上述布線層連接在上述源/漏區(qū)的某一方上的電容器；以及在上述布線層中離開上述電容器形成的能抑制泄漏電流的膜。
6．根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于布線層和膜都由多晶硅構(gòu)成，上述膜所具有的雜質(zhì)濃度比上述布線層所具有的雜質(zhì)濃度低。
7．根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于用氧化硅膜形成膜。
8．根據(jù)權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于用能隙比布線層大的物質(zhì)構(gòu)成膜。
9．一種半導(dǎo)體裝置的制造方法，其特征在于包括下述工序在半導(dǎo)體襯底的主表面的分離區(qū)形成分離氧化膜的工序；在上述半導(dǎo)體襯底的主表面上通過絕緣膜形成柵極的工序；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成一對源/漏區(qū)的工序；在上述柵極的側(cè)面形成側(cè)壁的工序；對上述源/漏區(qū)的主表面進行刻蝕、形成溝的工序；用第一導(dǎo)電材料填充上述溝、形成第一布線層的工序；形成覆蓋上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極的層間絕緣膜的工序；形成從上述層間絕緣膜的表面到達上述第一布線的表面的開口部的工序；用第二導(dǎo)電材料填充上述開口部、形成第二布線層的工序；以及通過上述第一及第二布線層形成連接上述源/漏區(qū)的某一方的電容器的工序。
10．根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于使溝形成得比源/漏區(qū)深，第一導(dǎo)電材料是碳化硅。
11．根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于包括在形成了比源/漏區(qū)深的溝后，通過熱氧化全面地形成氧化硅膜的工序；以及進行刻蝕，只在上述溝底面的上述半導(dǎo)體襯底露出的部分使上述氧化硅膜留下的工序。
12．根據(jù)權(quán)利要求9所述的半導(dǎo)體裝置的制造方法，其特征在于包括形成覆蓋著分離氧化膜的端部以外的部分的表面的掩模的工序；以及利用側(cè)壁和上述掩模將連接電容器的源/漏區(qū)及上述分離氧化膜的表面刻蝕除去，形成比源/漏區(qū)淺、而且將上述分離氧化膜的端部表面的一部分除去了的溝的工序。
13．一種半導(dǎo)體裝置的制造方法，其特征在于包括下述工序在半導(dǎo)體襯底的主表面的分離區(qū)形成分離氧化膜的工序；在上述半導(dǎo)體襯底的主表面上通過絕緣膜形成柵極的工序；在被上述半導(dǎo)體襯底的主表面的上述分離區(qū)包圍著的有源區(qū)上形成一對源/漏區(qū)的工序；在上述柵極的側(cè)面形成側(cè)壁的工序；形成覆蓋上述分離氧化膜及上述源/漏區(qū)、以及上述溝及上述柵極的層間絕緣膜的工序；在上述層間絕緣膜上形成用來形成導(dǎo)電性地連接上述源/漏區(qū)的某一方的布線層的開口部的工序；將第一材料填充到上述開口部的中途為止、形成上述布線層的第一布線層的工序；將第二材料填充到上述開口部的中途為止、在上述開口部形成的上述布線層的第一布線層上形成上述布線層的第二布線層的工序；填充上述第一材料、在上述開口部形成的上述布線層的第二布線層上形成上述布線層的第三布線層的工序；以及形成與由上述第一、第二及第三布線層構(gòu)成的上述布線層導(dǎo)電性連接的電容器的工序。
14．根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于第一及第二材料都是多晶硅，第二材料含有的雜質(zhì)濃度比第一材料低。
15．根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于包括用高電阻材料形成第二布線層的工序。
16．根據(jù)權(quán)利要求13所述的半導(dǎo)體裝置的制造方法，其特征在于包括用能隙比第一材料大的第二材料形成第二布線層的工序。
全文摘要
公開一種能抑制源/漏區(qū)的n－p結(jié)部分的泄漏電流的半導(dǎo)體裝置及其制造方法。在源/漏區(qū)形成溝,形成溝時將源/漏區(qū)的主表面除去,與溝形成前相比,能使源/漏區(qū)的表面積增大,所以能減小集中在分離氧化膜的端部附近的源/漏區(qū)或半導(dǎo)體襯底上的每單位面積上的應(yīng)力,抑制微小缺陷的發(fā)生。其結(jié)果,能抑制由因應(yīng)力造成的微小缺陷引起的泄漏電流,延長刷新間歇時間,即能提高刷新特性。
文檔編號H01L21/02GK1218993SQ98119290
公開日1999年6月9日 申請日期1998年9月17日 優(yōu)先權(quán)日1997年11月27日
發(fā)明者國清辰也 申請人:三菱電機株式會社