專利名稱：振蕩電路及延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在半導(dǎo)體集成電路中可集成化的，可改變振蕩頻率、占空比、相位的振蕩電路和可改變延遲時(shí)間、上升沿時(shí)間、下降沿時(shí)間的延遲電路。
作為能夠得到振蕩頻率、占空比可改變的振蕩信號(hào)的以往的振蕩電路，以特開(kāi)昭59-86326號(hào)公報(bào)所公開(kāi)的振蕩電路為例，說(shuō)明如下。


圖12是表示以往的振蕩電路的一例電路構(gòu)成圖。參照?qǐng)D12，對(duì)構(gòu)成環(huán)形振蕩器的奇數(shù)段的倒相器群INV1、INV2、…、INV2K+1(K是1以上的整數(shù))的電源端子、分別連接源極是連接電源的控制用PchMOS晶體管的晶體管群TP1、TP2、…TP2K+1的漏極，在上述倒相器群的接地端子構(gòu)成連接分別使源極接地的控制用Nch MOS晶體管群TN1、TN2、…TN2K+1的漏極。
柵極電位控制部分2輸出符合期望的振蕩頻率、占空比的柵極電位控制信號(hào)GP1、GP2、…、GP2K+1、GN1、GN2，…GN2K+1、這些信號(hào)分別被加到控制用MOS晶體管TP1、TP2、…TP2K+1、TN1、TN2、…TN2K+1的柵極。
接著，說(shuō)明該以往振蕩電路的動(dòng)作。在圖12中，控制用PchMOS晶體管TP1的導(dǎo)通電阻RON作為在晶體管TP1非飽和區(qū)域的動(dòng)作，下面在式(1)中給出。
RON＝{β(VGS-Vth-VDS/2)}-1…(1)其中，β是放大系數(shù)，VGS是柵極、源極間電壓，VDS是源極、漏極間電壓，Vth是閾值電壓。
這是在倒相器INV1的電源端子和電源間提供電阻RON，與通過(guò)柵極電位控制部分2的輸出電壓GP1，控制倒相器INV1的電流驅(qū)動(dòng)能力是等效的。關(guān)于其他的控制晶體管也是同樣的原理，由柵極電位控制部分2的輸出電壓，可控制構(gòu)成環(huán)形振蕩器的各段的邏輯門電路的電流驅(qū)動(dòng)能力，能夠改變振蕩頻率、占空比。
具體說(shuō)來(lái)，在振蕩頻率高時(shí)，由于也可提高各段的邏輯門電路的電流驅(qū)動(dòng)能力，柵極電位控制部分2的輸出中GP1、GP2…GP2K+1、的電位降低、GN1、GN2、…GN2K+1的電位升高。
另外，加大占空比時(shí)，奇數(shù)段的邏輯門電路的輸出的下降沿速度和偶數(shù)段的邏輯門電路輸出的上升沿的速度是遲緩的，并且，最好奇數(shù)段的邏輯門電路的輸出的上升沿速度和偶數(shù)段的邏輯門電路的輸出的下降沿速度快。因此，最好降低輸入柵極電位控制部分2的輸出中的奇數(shù)段的邏輯門電路的GP1、GN1、GP3、GN3…、GP2K+1、GN2K+1的電位，升高輸入偶數(shù)段的邏輯門電路的GP2、GN2、GP4、GN4…，GP3K、GN2K的電位。
下面，圖13及圖14表示以往使用的延遲電路的例子。
圖13所示的延遲電路是用串聯(lián)連接的j段的倒相器列(j是2以上的偶數(shù))構(gòu)成。各倒相器是由沿源極、漏極方向3段串聯(lián)連接的NchMOS晶體管和由沿源極、漏極方向3段串聯(lián)連接的PchMOS晶體管分別構(gòu)成。各倒相器的電流驅(qū)動(dòng)能力由于分別與串聯(lián)晶體管的導(dǎo)通電阻的和成反比，通過(guò)將三個(gè)晶體管串聯(lián)連接的一個(gè)Nch晶體管和一個(gè)Pch晶體管構(gòu)成的倒相器相比，電流驅(qū)動(dòng)能力降低。加之，由于驅(qū)動(dòng)各倒相器的容量是次段的倒相器的選通容量，因此，各倒相器用六個(gè)晶體管構(gòu)成的分次段的容量增加。還有，由于晶體管串聯(lián)連接，利用反向偏置效應(yīng)晶體管TNan、TPan(1≤n≥j)的閾值，分別比TNcn、TPcn高。用以上三個(gè)效果，可得到較大的延遲。
圖14所示的第二個(gè)以往的延遲電路也同樣是用串聯(lián)連接j段的倒相器列(j是2以上的偶數(shù))構(gòu)成的。但是，奇數(shù)段的倒相器是由沿源極、漏極方向三段串聯(lián)連接的NchMOS晶體管(例如TNa1、TNb1、TNc1)和一個(gè)PchMOS晶體管(TPa1)構(gòu)成，偶數(shù)段的倒相器是由一個(gè)NchMOS晶體管(例如TN2)和由沿源極、漏極方向三段串聯(lián)連接的PchMOS晶體管(例如TPa2、TPb2、TPc2)構(gòu)成。作為例外，使用了為整理最終段倒相器波形的單純倒相器(TPaj、TNaj)。
用該構(gòu)成，奇數(shù)段倒相器的輸出下降沿變慢，輸出上升沿變快，偶數(shù)段倒相器的輸出上升沿變慢，輸出下降沿變快。因此，向圖14的IN端子(輸入端子)輸入上升沿信號(hào)時(shí)，到向OUT端子(輸出端子)輸出下降沿信號(hào)為止，增加了較長(zhǎng)的延遲時(shí)間，當(dāng)向IN端子輸入下降沿信號(hào)時(shí)，OUT端子就輸出下降沿信號(hào)。
可是，圖12所示的構(gòu)成的以往的振蕩電路用單純的倒相器形成的環(huán)形振蕩器時(shí)相比，僅控制用晶體管的導(dǎo)通電阻部分減少電流驅(qū)動(dòng)能力。在該振蕩電路中，由于通過(guò)形成環(huán)形振蕩器的各邏輯門電路的最大電流驅(qū)動(dòng)能力限制振蕩頻率、占空比的變動(dòng)幅度，不得不加大控制用MOS晶體管和倒相器的選通寬度。因此，在工作頻率高時(shí)，特別加大選通寬度，也就是說(shuō)，必須加大振蕩電路的面積。
同樣，延遲電路也由多個(gè)晶體管串聯(lián)連接的倒相器構(gòu)成，由于將各倒相器多段串聯(lián)連接，面積變大。
而且，以往的延遲電路，在電路設(shè)計(jì)時(shí)，一旦設(shè)定了延遲時(shí)間，其后的制造誤差以及根據(jù)工作時(shí)的電源電壓變動(dòng)和溫度變化的延遲時(shí)間停止變動(dòng)，在工作時(shí)沒(méi)有補(bǔ)償時(shí)間延遲的手段。
因此，本發(fā)明鑒于上述各點(diǎn)，其目的是提供用小面積能夠控制振蕩頻率、占空比、相位的振蕩電路和用小面積能夠控制延遲時(shí)間、上升沿時(shí)間、下降沿時(shí)間的延遲電路。
為了達(dá)到上述目的，本發(fā)明的振蕩電路，通過(guò)調(diào)節(jié)構(gòu)成環(huán)形振蕩器的各晶體管的反向偏置，由此，控制振蕩頻率、占空比、相位。
較詳細(xì)地說(shuō)本申請(qǐng)的第一發(fā)明的振蕩電路，其特征是在MOS集成電路中，構(gòu)成環(huán)形振蕩器的各MOS晶體管的阱中對(duì)同一導(dǎo)電型的阱，至少二個(gè)以上進(jìn)行電隔離，所述同一導(dǎo)電型阱中至少有一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
并且，本申請(qǐng)的第二發(fā)明的振蕩電路，其特征是在SOI形MOS集成電路中，構(gòu)成環(huán)形振蕩器的各MOS晶體管的溝道區(qū)中至少一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
另外，本申請(qǐng)的第三發(fā)明的振蕩電路，其特征是在SOI形MOS集成電路中，構(gòu)成環(huán)形振蕩器的各MOS晶體管的溝通區(qū)中至少一個(gè)通過(guò)埋入絕緣膜，在基片側(cè)設(shè)置下部電極，所述下部電極連接可變偏置電壓產(chǎn)生電路的輸出。
其次，本申請(qǐng)第四發(fā)明的延遲電路，其特征是在MOS集成電路中，包括構(gòu)成多段串聯(lián)連接反向電路，形成所述反向電路的各MOS晶體管的阱中對(duì)同一導(dǎo)電型的阱至少二個(gè)以上進(jìn)行電隔離，所述同一導(dǎo)電型阱中至少有一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
還有，本申請(qǐng)第五發(fā)明的延遲電路，其特征是在SOI形MOS集成電路中，包括構(gòu)成多段串聯(lián)連接反向電路，形成所述反向電路的各MOS晶體管的溝道區(qū)中至少一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
再有，本申請(qǐng)第六發(fā)明的延遲電路，其特征是在SOI形MOS集成電路中，包括構(gòu)成多段串聯(lián)連接的反向電路，形成所述反向電路的各MOS晶體管的溝道區(qū)中至少一個(gè)通過(guò)埋入絕緣膜，在基片一側(cè)的下部設(shè)置電極，所述下部電極連接可變偏置電壓產(chǎn)生電路的輸出。
下面簡(jiǎn)要說(shuō)明附圖圖1是說(shuō)明本發(fā)明振蕩電路實(shí)施例的構(gòu)成圖。
圖2是本發(fā)明振蕩電路第一實(shí)施例的重要部分的配置俯視圖。
圖3是說(shuō)明本發(fā)明振蕩電路第一實(shí)施例的構(gòu)成的剖面圖，(a)是圖2沿Y-Y′時(shí)的剖面圖，(b)是圖2沿X-X′時(shí)的剖面圖。
圖4是在本發(fā)明振蕩電路實(shí)施例中提高振蕩頻率時(shí)的波形圖。
圖5是在本發(fā)明振蕩電路實(shí)施例中加大占空比時(shí)的波形圖。
圖6是在本發(fā)明振蕩電路實(shí)施例中向前移動(dòng)相位時(shí)的波形圖。
圖7是本發(fā)明振蕩電路第二實(shí)施例的重要部分配置俯視圖。
圖8是為說(shuō)明本發(fā)明振蕩電路第二實(shí)施例構(gòu)成的剖面圖，(a)是圖7沿Y-Y′的剖面圖，(b)是圖7沿X-X′的剖面圖。
圖9是本發(fā)明振蕩電路第三實(shí)施例的重要部分配置的俯視圖。
圖10是為說(shuō)明本發(fā)明振蕩電路第三實(shí)施例的構(gòu)成的剖面圖，(a)是圖9沿Y-Y′的剖面圖，(b)是圖9沿X-X′的剖面圖。
圖11是為說(shuō)明本發(fā)明延遲電路一實(shí)施例的構(gòu)成圖。
圖12是為說(shuō)明以往振蕩電路一例的構(gòu)成圖。
圖13是為說(shuō)明以往延遲電路一例的構(gòu)成圖。
圖14是為說(shuō)明以往延遲電路另一例的構(gòu)成圖。
符號(hào)說(shuō)明1——柵極電位控制部分；2——反向偏置控制部分；3——P型半導(dǎo)體基片；4——絕緣膜；5——深層N阱；6——半導(dǎo)體基片；11、12——柵極電極；21、22——P形擴(kuò)散層；31、32——N形擴(kuò)散層；41、42——N阱；51、52——P阱；61、62、71、72——SOI層；81、82、91、92——反向柵極；101、102——配線；QP1、QP2…、QP2K+1——P形MOS晶體管；QN1、QN2、…、QN2K+1——N形MOS晶體管；TP1、TP2、…、TP2K+1——P形MOS晶體管；TN1、TN2、…、TN2K+1——N形MOS晶體管；OUT——輸出端子；BP1、BP2、…、BP2K+1——PchMOS反向偏置控制端子；BN1、BN2、…、BN2K+1——NchMOS反向偏置控制端子；GP1、GP2、…、GP2K+1——PchMO柵極電位控制端子；GN1、GN2、…、GN2K+1——NchMO柵極電位控制端子。
以下說(shuō)明本發(fā)明理想的實(shí)施例。本發(fā)明的振蕩電路，在其理想的實(shí)施例中，通過(guò)調(diào)節(jié)構(gòu)成環(huán)形振蕩器的各晶體管的反向偏置，由此，控制振蕩頻率、占空比、相位。較詳細(xì)說(shuō)就是，在大容量CMOS(互補(bǔ)型金屬氧化物晶體管)中，以阱作為每個(gè)晶體管的電隔離(圖2、圖3的41、42、51、52)具有可對(duì)各阱提供個(gè)別控制電壓的手段(圖1的反向偏置控制部分1)。
并且，用部分耗盡型SOI，代替阱，對(duì)各晶體管的溝道區(qū)(圖7、圖8的61、62、71、72)提供控制電壓。
另外，用完全耗盡型SOI，代替阱，對(duì)各晶體管的反向柵(圖9、圖10的81、82、91、92)提供控制電壓。
還有，本發(fā)明的延遲電路，理想的實(shí)施形式，通過(guò)調(diào)節(jié)偶數(shù)段串聯(lián)連接的構(gòu)成倒相器列的各晶體管的反向偏置，控制延遲時(shí)間、上升沿時(shí)間、下降沿時(shí)間。具體地說(shuō)，就是在大容量CMOS中，以阱作為每個(gè)晶體管的電隔離，具有可對(duì)各阱提供個(gè)別控制電壓的手段(圖11的反向偏置控制部分1)。
并且，用部分耗盡型SOI，代替阱，對(duì)各晶體管的溝道區(qū)提供控制電壓。
另外，用完全耗盡型SOI，代替阱，對(duì)各晶體管的反向柵提供控制電壓。
本發(fā)明的振蕩電路理想的實(shí)施形式，使用反向偏置控制部分(圖1的1)，可設(shè)定降低構(gòu)成環(huán)形振蕩器的各Pch晶體管的N阱的電位，升高各Nch晶體管的P阱的電位。因此，各晶體管的閾值Nth降低，環(huán)形振蕩器各段的電流驅(qū)動(dòng)能力提高，可提高振蕩頻率(參照?qǐng)D4)。
反之，當(dāng)降低振蕩頻率時(shí)，提高N阱的電位，降低P阱的電位即可。
并且，使用反向偏置控制部分(圖1的1)，可降低環(huán)形振蕩器的奇數(shù)段的邏輯門電路的阱的電位，升高偶數(shù)段的邏輯門電路的阱的電位。因此，輸出信號(hào)的上升沿變快速，下降沿變遲緩，能夠加大占空比(參照?qǐng)D5)。
反過(guò)來(lái)，在縮小占空比時(shí)，最好升高奇數(shù)段的邏輯門電路的阱的電位，降低偶數(shù)段的邏輯門電路的阱的電位。
還有，使用反向偏置控制部分(圖1的1)時(shí)，可使所述振蕩頻率變化。例如，僅在周期開(kāi)始短時(shí)間暫時(shí)地提高振蕩頻率，通過(guò)再次返回原頻率，可超前移動(dòng)輸出信號(hào)的相位(參照?qǐng)D6)。
反之，相位延遲時(shí)，暫時(shí)減小振蕩頻率，再次返回原頻率即可。
還有，本發(fā)明的延遲電路，在理想的實(shí)施形式中，可降低用反向偏置控制部分的多段串聯(lián)連接的構(gòu)成倒相器列的各Nch晶體管的P阱的電位，升高各Pch晶體管的N阱的電位。因此，可升高各晶體管的閾值Nth，加大各倒相器的電流驅(qū)動(dòng)能力，減小延遲時(shí)間。當(dāng)延遲時(shí)間小時(shí)，升高P阱的電位，降低N阱的電位即可。
另外，能夠設(shè)定降低使用反向偏置控制部的倒相器列的奇數(shù)段的邏輯門電路的阱的電位，升高偶數(shù)段的邏輯門電路的阱的電位。因此，可使輸入上升沿信號(hào)時(shí)的延遲時(shí)間變長(zhǎng)，使輸入下降沿信號(hào)時(shí)的延遲時(shí)間變短。
反之，為了使輸入下降沿信號(hào)時(shí)的延遲時(shí)間變長(zhǎng)，使輸入上升沿信號(hào)時(shí)的延遲時(shí)間變短，升高奇數(shù)段的邏輯門電路的阱的電位，降低偶數(shù)段的邏輯門電路的阱的電位即可。
實(shí)施例1上述的實(shí)施形式值得更詳細(xì)說(shuō)明，下面，參照附圖，說(shuō)明本發(fā)明的實(shí)施例。
圖1是表示本發(fā)明一實(shí)施例象振蕩電路的構(gòu)成框圖。參照?qǐng)D1，在本實(shí)施例中，MOS晶體管QP1和QN1、QP2和QN2…、QP2K+1和QN2K+1(K是1以上的整數(shù))分別形成倒相器，使最終段的倒相器的輸出(OUT)反饋到初段的倒相器的輸入，通過(guò)這些倒相器群構(gòu)成環(huán)形振蕩器。還有，P溝道MOS晶體管是用QPi表示，N溝道MOS晶體管是用QNi表示。
反向偏置控制部分1是為輸出各種偏置電壓的電路，對(duì)反向偏置控制端子BP1、BN1、BP2、BN2、…、BP2K+1、BN2K+1(K是1以上的整數(shù))個(gè)別供給反向偏置控制電壓。例如，使用加載泵源電路，使其產(chǎn)生反向偏置控制電壓。
構(gòu)成倒相群的各晶體管QP1、QN1、QP2、QN2、…、QP2K+1、QN2K+1的分別的阱，相互電隔離，對(duì)應(yīng)連接各個(gè)反向偏置控制端子BP1、BN1、BP2、BN2、…、BP2K+1、BN2K+1。
圖2是圖1的環(huán)形振蕩器的一部分，是表示晶體管QP1、QN1、QP2、QN2的配置俯視圖。分別用圖3(a)表示沿圖2的Y-Y′切線的剖面圖，用圖3(b)表示沿圖2的X-X′切線的剖面圖。
參照?qǐng)D2及圖3，在P形的半導(dǎo)體基片3的上部，形成N阱41、42和深層N阱5，通過(guò)基片3，相互電隔離。在深層N阱5的上部形成P阱51、52，通過(guò)深層N阱，相互電隔離。
在N阱41的表面形成一對(duì)P形擴(kuò)散層對(duì)21，在N阱42的表面形成一對(duì)P形擴(kuò)散層對(duì)22，在P阱51的表面形成一對(duì)N形擴(kuò)散層對(duì)31，在P阱52的表面形成一對(duì)N形擴(kuò)散層對(duì)32，再在阱的上部形成絕緣膜4。在絕緣膜4中，形成柵極電極11、12，在P形擴(kuò)散層對(duì)21和N形擴(kuò)散層對(duì)31的止部配置柵極11，在P形擴(kuò)散層對(duì)22和N形擴(kuò)散層對(duì)32的止部配置柵極電極12。
反向偏置控制端子BP1、BN1、BP2、BN2分別連接N阱41、P阱51、N阱42、P阱52。
下面，說(shuō)明本實(shí)施例振蕩電路的動(dòng)作。一般使阱的電位改變時(shí)，改變其阱內(nèi)的MOS晶體管的閾值Vth(基片偏置效應(yīng))。如圖3所示，在本實(shí)施例振蕩電路的環(huán)形振蕩器中，電隔離每個(gè)晶體管的阱，由于可由控制部1向各阱提供個(gè)別反向偏置控制電壓，每個(gè)晶體管閾值Vth的控制是可能的。
那么，由于可用晶體管的飽和區(qū)的電流ION[參照下面式(2)]決定形成環(huán)形振蕩器的各邏輯門電路的電流驅(qū)動(dòng)能力，通過(guò)控制閾值Vth，可控制各邏輯門電路的電流驅(qū)動(dòng)能力。ION=β2(VGS-Vth)α]]>(1＜a＞2) (2)
具體如圖4所示，由于降低反向偏置控制部分1的輸出中BP1、BP2、…、BP2K+1的電位，升高BN1、BN2、…、BN2K+1的電位。這時(shí)，由于提高各段的倒相器的電流驅(qū)動(dòng)能力，能夠提高振蕩頻率。還有，圖4、圖5及圖6表示反向偏置控制部分1的輸出BP1、BN1以及振蕩電路的輸出OUT的定時(shí)波形。
另外，如圖5所示，降低向反向偏置控制部分1的輸出中奇數(shù)段的倒相器的阱輸入的BP1、BN1、BP3、BN3、…、BP2K+1、BN2K+1的電位，升高偶數(shù)段的倒相器的阱輸入的BP2、BN2、BP4、BN4…、BP2K、BN2K的電位。這樣一來(lái)，由于輸出到上升沿為止的延遲時(shí)間變短，輸出到下降沿為止的延遲時(shí)間變大，能夠加大輸出波形的占空比。
而且，如圖6所示，由周期開(kāi)始，僅在短時(shí)間降低BP1、BP2…、BP2K+1電位，升高BN1、BN2、…、BN2K+1的電位后，立即返回原電位。這時(shí)，僅短時(shí)間升高振蕩頻率，由于立刻返回原振蕩頻率，能夠向前移動(dòng)輸出OUT的相位。
還有，如圖3所示那樣，由于擴(kuò)散層和阱、P阱和深層N阱、N阱和P形半導(dǎo)體基片用P-N結(jié)連接，P形半導(dǎo)體一側(cè)的電位比鄰接N形半導(dǎo)體一側(cè)的電位不可高出擴(kuò)散電位Vf以上。
例如，在圖3中，如果P形基片3的電位在電源電位Vdd以下的話，N阱41、42的電位必須比Vdd-V5高。這樣用本實(shí)施例，使反向偏置電位的控制范圍在某程度上得到限定。
還有，在本實(shí)施例中，構(gòu)成環(huán)形振蕩器的各晶體管的阱全部相互電隔離，但也可以僅將一部分阱電隔離。而且，在本說(shuō)明中的基片3作為P形半導(dǎo)體，即使在N形半導(dǎo)體基片上形成深層P阱和P阱、在深層P阱上形成N阱也同樣能夠構(gòu)成。
實(shí)施例2下面以本申請(qǐng)的第二發(fā)明作為實(shí)施例，說(shuō)明以晶體管作為部分耗盡型SOI(在絕緣體上生長(zhǎng)硅)的情況。圖7是圖1的環(huán)形振蕩器的一部分，表示晶體管QP1、QN1、QP2、QN2的配置圖。并且，分別以沿圖7的Y-Y′切線的剖面圖作為圖8(a)，以沿圖7的X-X′切線的剖面圖作為圖8(b)。參照?qǐng)D7及圖8，在P形或者N形的半導(dǎo)體基片6的上部形成絕緣膜4，在基片上部形成N形SOI層61、62和P形SOI層71、72，各SOI層通過(guò)絕緣膜4相互分離。
在N形SOI層61的側(cè)面形成一對(duì)P形擴(kuò)散層對(duì)21、在N形SOI層62的側(cè)面形成一對(duì)P形擴(kuò)散層對(duì)22、在P形SOI層71的側(cè)面形成一對(duì)N形擴(kuò)散層對(duì)31，在P形SOI層72的側(cè)面形成一對(duì)N形擴(kuò)散層對(duì)32，再在SOI層的上部形成絕緣膜4。在絕緣膜4中形成柵極電極11、12，在P形擴(kuò)散層21和N形擴(kuò)散層31的上部配置柵極電極11，在P形擴(kuò)散層22和N形擴(kuò)散層32的上部配置柵極電極12。反向偏置控制端子BP1、BN1、BP2、BN2分別連接N形SOI層61、P形SOI層71、N形SOI層62、P形SOI層72。
本實(shí)施例的電路動(dòng)作，基本上和所述的實(shí)施例1相同。本實(shí)施例的情況，由于與阱相比SOI層寄生電容小，改變振蕩頻率、占空比、相位時(shí)的動(dòng)作是高速的，并且，具有耗電少的特點(diǎn)。另外，由于SOI層和基片6用絕緣膜4分離，可對(duì)阱設(shè)定的電位，不受基片6的電位的影響。因此，和所述實(shí)施例1相比，用本實(shí)施例，反向偏置控制電位的設(shè)定范圍的自由度高。
實(shí)施例3下面關(guān)于本申請(qǐng)的第三發(fā)明的實(shí)施例，即說(shuō)明關(guān)于晶體管是完全耗盡形SOI的情況。用這樣的結(jié)構(gòu)控制晶體管的閾值的方法，可參照特開(kāi)平7-106579號(hào)公報(bào)的公開(kāi)內(nèi)容。
圖9是圖1的環(huán)形振蕩器的一部分，表示晶體管QP1、QN1、QP2、QN2的配置俯視圖。并且分別以沿圖9的Y-Y′切線的剖面圖作為圖10(a)，以沿圖9的X-X′切線的剖面圖作為圖10(b)。
參照?qǐng)D9及圖10，在P形或者N形的基片6的上部形成絕緣膜4，在其上部形成N形SOI層61、62和P形SOI層71、72，各SOI層通過(guò)絕緣膜4相互分離。在N形SOI層61的側(cè)面形成一對(duì)P擴(kuò)散層對(duì)21，在N形SO1層62的側(cè)面形成一對(duì)P形擴(kuò)散層對(duì)22，在P形SOI層71的側(cè)面形成一對(duì)N形擴(kuò)散層對(duì)31，在P形SOI層72的側(cè)面形成一對(duì)N形擴(kuò)散層對(duì)32，再在SOI層的上部形成絕緣膜4。在絕緣膜4中形成柵極電極11、12，在P形擴(kuò)散層21和N形擴(kuò)散層31的上部配置柵極電極11，在P形擴(kuò)散層22和N形擴(kuò)散層32的上部配置柵極電極12。反向偏置控制端子BP1、BN1、BP2、BN2分別連接在基片6的表面且各SOI層的下部形成的反向柵81、82、91、92。反向柵作為和半導(dǎo)體基片6相反的導(dǎo)電形的半導(dǎo)體。
本實(shí)施例的電路動(dòng)作與所述實(shí)施例1相同。但是，由于反向柵的電容比阱電容一般要小，本實(shí)施例的情況，改變和所述實(shí)施例2同樣的振蕩頻率、占空比，相位時(shí)的動(dòng)作是高速的，具有耗電少的特點(diǎn)。另外，由于擴(kuò)散層和反向柵用絕緣膜4分離，可對(duì)反向柵設(shè)定的電位不受擴(kuò)散層的電位的影響。因此，和所述實(shí)施例1相比，用本實(shí)施例，反向偏置控制電壓的設(shè)定范圍的自由度高。
實(shí)施例4圖11是表示本申請(qǐng)第四發(fā)明的延遲電路的一實(shí)施例的構(gòu)成框圖。參照?qǐng)D11，MOS晶體管QP1和QP2和QN2…，QPj和QNj(j是2以上的偶數(shù))分別形成倒相器，這些倒相器群輸出端子和輸入端子相繼串聯(lián)連接。反向偏置控制部分1是為輸出種種的偏置電壓的電路，由反向偏置控制端子BP1、BN1、BP2、BN2…，BPj、BNj(j是2以上的整數(shù))個(gè)別供給反向偏置控制電壓。例如使用加載泵源電路產(chǎn)生反向偏置控制電壓。
構(gòu)成倒相器群的各晶體管QP1、QN1、QP2、QN2、…QPj、QNj的分別的阱，相互電隔離，對(duì)應(yīng)連接各個(gè)反向偏置控制端子BP1、BN1、BP2、BN2…、BPj、BNj。
下面，說(shuō)明如圖11所示的本實(shí)施例的延遲電路的動(dòng)作。在本實(shí)施例的延遲電路中，串聯(lián)連接的倒相器列，電隔離每個(gè)晶體管阱，由于可由控制部分1向各阱提供個(gè)別反向偏置控制電壓，每個(gè)晶體管閾值Vth的控制是可能的。
如用所述本發(fā)明的振蕩電路的實(shí)施例的動(dòng)作說(shuō)明的那樣，通過(guò)控制閾值，可控制各倒相器的電流驅(qū)動(dòng)能力。
具體地說(shuō)，就是升高反向偏置控制部分1的輸出中的BP1、BP2、…，BPj的電位，降低BN1、BN2，…，BNj的電位。這時(shí)，由于各段的倒相器電流驅(qū)動(dòng)能力變小，通過(guò)阱的電位，可控制延遲時(shí)間的長(zhǎng)短。
并且，降低向反向偏置控制部分1的輸出中第奇數(shù)段的倒相器的阱輸入的BP1、BN1、BP3、BN3、…，BPj-1、BNj-1、的電位，升高向第偶數(shù)段的倒相器的阱輸入的BP2、BN2、BP4、BN4、…、BPj、BNj的電位。這樣一來(lái)，輸入上升沿信號(hào)時(shí)的延遲時(shí)間變長(zhǎng)，輸入下降沿信號(hào)時(shí)的延遲時(shí)間變短。反之，當(dāng)升高第奇數(shù)段的倒相器的阱的電位，降低第偶數(shù)段的倒相器的阱的電位時(shí)，輸入下降沿信號(hào)時(shí)的延遲時(shí)間變長(zhǎng)，輸入上升沿信號(hào)時(shí)的延遲時(shí)間變短。因此，通過(guò)輸入信號(hào)的轉(zhuǎn)移方向，可使延遲時(shí)間大不相同。
本實(shí)施例的延遲電路也和用上述實(shí)施例說(shuō)明的振蕩電路同樣(參照上述實(shí)施例2、實(shí)施例3)也可適用于部分耗盡型SOI器件和完全耗盡型SOI器件。例如，部分耗盡型SOI器件時(shí)可代替阱對(duì)各晶體管的溝道區(qū)提供控制電壓，并且，用完全耗盡型SOI器件，可代替阱對(duì)反向柵提供控制電壓，因此，可控制延遲時(shí)間，上升沿/下降沿時(shí)間。
如以上說(shuō)明的那樣，如使用本發(fā)明，可達(dá)到如下效果。
本發(fā)明的第一效果是縮減振蕩電路的面積。其理由是，在本發(fā)明中，如上述的以往的振蕩電路中的晶體管TP1、TN1(參照?qǐng)D12)那樣，不需要特別的選通門脈沖寬度大的控制用MOS晶體管。
本發(fā)明的第二效果是得到了振蕩頻率非常高的振蕩電路。其理由是，在本發(fā)明中，只使用單純的倒相器，能夠形成環(huán)形振蕩器，進(jìn)一步控制降低各晶體管的閾值。
本發(fā)明的第三效果是可通過(guò)電路改變延遲電路的延遲時(shí)間、上升沿時(shí)間，下降沿時(shí)間，也就是說(shuō)，動(dòng)作時(shí)的延遲時(shí)間可改變。其理由是，在本發(fā)明中，可用反向偏置控制部分控制延遲時(shí)間。
權(quán)利要求
1.一種振蕩電路，其特征在于在MOS集成電路中，構(gòu)成環(huán)形振蕩器的各MOS晶體管的阱中，對(duì)同一導(dǎo)電型的阱，至少二個(gè)以上進(jìn)行電隔離，所述同一導(dǎo)電型阱中至少有一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
2.一種振蕩電路，其特征在于在SOI形MOS集成電路中，構(gòu)成環(huán)形振蕩器的各MOS晶體管的溝道區(qū)中至少一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
3.一種振蕩電路，其特征在于在SOI形MOS集成電路中，構(gòu)成環(huán)形振蕩器的各MOS晶體管的溝通區(qū)中至少一個(gè)通過(guò)埋入絕緣膜，在基片側(cè)設(shè)置下部電極，所述下部電極連接可變偏置電壓產(chǎn)生電路的輸出。
4.一種延遲電路，其特征在于在MOS集成電路中，包括構(gòu)成多段串聯(lián)連接反向電路，形成所述反向電路的各MOS晶體管的阱中對(duì)同一導(dǎo)電型的阱至少二個(gè)以上進(jìn)行電隔離，所述同一導(dǎo)電型阱中至少有一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
5.一種延遲電路，其特征在于在SOI形MOS集成電路中，包括構(gòu)成多段串聯(lián)連接反向電路，形成所述反向電路的各MOS晶體管的溝道區(qū)中至少一個(gè)連接可變偏置電壓產(chǎn)生電路的輸出。
6.一種延遲電路，其特征在于在SOI形MOS集成電路中，包括構(gòu)成多段串聯(lián)連接的反向電路，形成所述反向電路的各MOS晶體管的溝道區(qū)中至少一個(gè)通過(guò)埋入絕緣膜，在基片一側(cè)的下部設(shè)置電極，所述下部電極連接可變偏置電壓產(chǎn)生電路的輸出。
7.一種半導(dǎo)體裝置，其特征在于在包括多段串聯(lián)連接的邏輯門電路的半導(dǎo)體裝置，對(duì)構(gòu)成所述多個(gè)邏輯門電路的多個(gè)MOS晶體管的阱至少二個(gè)以上，使其電隔離，可變地設(shè)定所述多個(gè)MOS晶體管的阱偏置的手段，由于使所述多個(gè)MOS晶體管的閾值分別可變，能夠可變地設(shè)定所述各段的邏輯門電路的電流驅(qū)動(dòng)能力。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體裝置，其特性在于作為所述多段串聯(lián)連接的邏輯門電路，包括奇數(shù)段串聯(lián)連接倒相器門的環(huán)形振蕩器和/或偶數(shù)段串聯(lián)連接倒相器門的延遲電路。
9.根據(jù)權(quán)利要求7或8所述的半導(dǎo)體裝置，其特征在于具有可代替所述阱，可變地設(shè)定構(gòu)成所述邏輯門電路的SOI晶體管的溝道區(qū)或反向柵的偏置的手段。
10.一種半導(dǎo)體裝置，其特征在于具有個(gè)別調(diào)節(jié)構(gòu)成環(huán)形振蕩器的奇數(shù)段的倒相列的各晶體管的反向偏置的手段，可控制振蕩電路的振蕩頻率、占空比，相位。
11.一種半導(dǎo)體裝置，其特征在于具有個(gè)別調(diào)節(jié)構(gòu)成偶數(shù)段串聯(lián)連接的倒相列的各晶體管的反向偏置的手段，可控制延遲電路的延遲時(shí)間、上升沿時(shí)間、下降沿時(shí)間。
全文摘要
一種振蕩電路為小面積可控制振蕩頻率、占空比、相位的振蕩電路和一種延遲電路為可控制延遲時(shí)間、上升沿時(shí)間、下降沿時(shí)間的延遲電路。該電路是構(gòu)成環(huán)形振蕩器或串聯(lián)連接的邏輯門電路的MOS晶體管的阱(在SOI器件上的溝道區(qū)和反相柵)分別電隔離,由分別連接可變偏置電壓產(chǎn)生電路的輸出改變阱電位。因此,各MOS晶體管的閾值可改變,可個(gè)別控制驅(qū)動(dòng)電流能力。
文檔編號(hào)H01L27/04GK1190825SQ98100820
公開(kāi)日1998年8月19日 申請(qǐng)日期1998年2月16日 優(yōu)先權(quán)日1997年2月14日
發(fā)明者山田和志 申請(qǐng)人:日本電氣株式會(huì)社