專利名稱：環(huán)形振蕩電路及延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及頻率可調(diào)式環(huán)形振蕩電路等環(huán)形振蕩電路及可調(diào)延遲電路等延遲電路，尤其是，涉及振蕩頻率對(duì)電源電壓的依賴性小的環(huán)形振蕩電路及延遲時(shí)間對(duì)電源電壓的依賴性小的延遲電路。
現(xiàn)有技術(shù)圖5是表示現(xiàn)有的頻率可調(diào)式環(huán)形振蕩電路的一例的圖。在圖5中，Vin是用于控制振蕩頻率的控制電壓，Sout是振蕩輸出。
這種環(huán)形振蕩電路，將K個(gè)倒相電路U21、U22、…、U2K按環(huán)形連接。這里，K例如為3、5、7…等奇數(shù)。
在圖5中，除初級(jí)倒相電路U21以外的倒相電路U22、…、U2K，其內(nèi)部結(jié)構(gòu)省略，但都是由與初級(jí)倒相電路U21相同的電路構(gòu)成。
倒相電路U21，如圖5所示，備有由P溝道MOS晶體管MP4及N溝道MOS晶體管MN4構(gòu)成的CMOS倒相器IV1、起著該CMOS倒相器IV1的電流源作用的P溝道MOS晶體管MP3及N溝道MOS晶體管MN3。
如更詳細(xì)地說(shuō)，則P溝道MOS晶體管MP4，其柵極端子與倒相電路U21的輸入端子(IN)連接，漏極端子與倒相電路U21的輸出端子(OUT)連接，源極端子通過(guò)P溝道MOS晶體管MP3連接于電源電位。N溝道MOS晶體管MN4，其柵極端子與倒相電路U21的輸入端子(IN)連接，漏極端子與倒相電路U21的輸出端子(OUT)連接，源極端子通過(guò)N溝道MOS晶體管MN3連接于接地電位。
起著CMOS倒相器IV1的電流源作用的P溝道MOS晶體管MP3及N溝道MOS晶體管MN3，構(gòu)成為其電流值可由控制電壓Vin改變。以下，對(duì)其結(jié)構(gòu)進(jìn)行說(shuō)明。
即，N溝道MOS晶體管MN1，形成源輸出器，并在電阻器R的兩端產(chǎn)生近似等于從控制電壓Vin減去MOS晶體管MN1的閾值電壓Vt后的電壓(Vin-Vt)。由此，在N溝道MOS晶體管MN1及P溝道MOS晶體管MP1內(nèi)流過(guò)隨控制電壓Vin而變化的電流I1＝(Vin-Vt)/R。
P溝道MOS晶體管MP1和MP2，構(gòu)成電流反射鏡。因此，在P溝道MOS晶體管MP2及N溝道MOS晶體管MN2內(nèi)，也流過(guò)與電流I1相等的電流I2。進(jìn)一步，P溝道MOS晶體管MP1和MP3、及N溝道MOS晶體管MN2和MN3，也構(gòu)成電流反射鏡。因此，P溝道MOS晶體管MP3和N溝道MOS晶體管MN3，都構(gòu)成輸出與電流I1相等的電流I3的電流源。
以下，說(shuō)明圖5所示的現(xiàn)有的頻率可調(diào)式環(huán)形振蕩電路的動(dòng)作的一例。
現(xiàn)當(dāng)在倒相電路U21的輸入端子(IN)上輸入“L”(低)電平的電壓信號(hào)時(shí)，構(gòu)成開(kāi)關(guān)部的P溝道MOS晶體管MP4導(dǎo)通、N溝道MOS晶體管MN4截止，因而從輸出端子(OUT)輸出電流I3。相反，當(dāng)在倒相電路U21的輸入端子(IN)上輸入“H”(高)電平的電壓信號(hào)時(shí)，P溝道MOS晶體管MP4截止、N溝道MOS晶體管MN4導(dǎo)通，因而通過(guò)輸出端子(OUT)吸入電流I3。
倒相電路U21的傳輸延遲時(shí)間τ，由以下的近似式表示。
τ＝C(Vdd/2)/I3…(1)式中，C為倒相電路U21的輸出電容，Vdd為電源電壓。因此，圖5的頻率可調(diào)式環(huán)形振蕩電路的振蕩頻率f由下式給出。
f＝1/(2K·τ)＝I3/(K·C·Vdd) …(2)式中，K為倒相電路的連接個(gè)數(shù)。
因此，該環(huán)形振蕩電路，具有可以通過(guò)改變電流源的電流I3、即改變控制電壓Vin而改變振蕩頻率f的結(jié)構(gòu)。
其次，圖6是表示現(xiàn)有的可調(diào)延遲電路的一例的圖。在圖6中，Sin是輸入信號(hào)，Sout是延遲輸出信號(hào)。
該延遲電路，如圖6所示，將K個(gè)倒相電路U22、…、U2K級(jí)聯(lián)連接。
圖中，該延遲電路，除了不將末級(jí)倒相電路U2K的輸出反饋到初級(jí)倒相電路U21這一點(diǎn)外，其他結(jié)構(gòu)與圖5的頻率可調(diào)式環(huán)形振蕩電路完全相同。因此，這里，將其詳細(xì)的說(shuō)明省略。
在由上述結(jié)構(gòu)構(gòu)成的延遲電路中，由于倒相電路U21的傳輸延遲時(shí)間τ由以上的式(1)給出，所以其延遲時(shí)間t如下式所示。
t＝K·τ＝K·C(Vdd/2)/I3…(3)因此，該延遲電路，具有可以通過(guò)改變電流源的電流I3、即改變控制電壓Vin而改變延遲時(shí)間t的結(jié)構(gòu)。
在現(xiàn)有的頻率可調(diào)式環(huán)形振蕩電路及可調(diào)延遲電路中，如上所述，各倒相電路的傳輸延遲時(shí)間τ是與電源電壓Vdd成正比的量。
其結(jié)果是，在頻率可調(diào)式環(huán)形振蕩電路中，振蕩頻率f以與電源電壓Vdd成反比的方式變化。而在可調(diào)延遲電路中，延遲時(shí)間t以與電源電壓Vdd成正比的方式變化。
由此可見(jiàn)，在現(xiàn)有的頻率可調(diào)式環(huán)形振蕩電路及現(xiàn)有的可調(diào)延遲電路中，當(dāng)電源電壓Vdd隨周邊電路的動(dòng)作而改變時(shí)，存在著將使振蕩頻率f或延遲時(shí)間t產(chǎn)生波動(dòng)的不正?，F(xiàn)象。
因此，例如，當(dāng)在PLL(相位同步環(huán))電路中采用了頻率可調(diào)式環(huán)形振蕩電路時(shí)，或當(dāng)在DLL(延遲同步環(huán))電路中采用了可調(diào)延遲電路時(shí)，信號(hào)的相位將隨電源電壓Vdd的變化而產(chǎn)生波動(dòng)。因而降低了采用這兩種電路的系統(tǒng)的動(dòng)作可靠性。

發(fā)明內(nèi)容
因此，本發(fā)明的第1目的是，提供一種可以減小振蕩頻率對(duì)電源電壓的依賴性的環(huán)形振蕩電路。
另外，本發(fā)明的第2目的是，提供一種可以減小延遲時(shí)間對(duì)電源電壓的依賴性的可調(diào)延遲電路。
為解決上述課題并達(dá)到本發(fā)明的第1目的，第1部分～第4部分所述的發(fā)明，構(gòu)成如下。
第1部分所述的發(fā)明，是一種將奇數(shù)個(gè)倒相電路按環(huán)形連接而構(gòu)成的環(huán)形振蕩電路，上述倒相電路，包含至少由2個(gè)MOS晶體管構(gòu)成的第1開(kāi)關(guān)部、該第1開(kāi)關(guān)部的電流源、與上述第1開(kāi)關(guān)部并聯(lián)設(shè)置并至少由2個(gè)MOS晶體管構(gòu)成的第2開(kāi)關(guān)部，上述第1開(kāi)關(guān)部和上述第2開(kāi)關(guān)部，將其雙方的輸入端子公共連接，并將其雙方的輸出端子公共連接。
第2部分所述的發(fā)明，是一種將奇數(shù)個(gè)倒相電路按環(huán)形連接而構(gòu)成的環(huán)形振蕩電路，上述倒相電路，包含第1CMOS倒相器、該第1CMOS倒相器的電流源、與上述第1CMOS倒相器并聯(lián)設(shè)置的第2CMOS倒相器，上述第1CMOS倒相器和上述第2CMOS倒相器，將其雙方的輸入端子公共連接，并將其雙方的輸出端子公共連接。
第3部分所述的發(fā)明，是一種將奇數(shù)個(gè)倒相電路按環(huán)形連接而構(gòu)成的環(huán)形振蕩電路，上述倒相電路，包含由一組CMOS倒相器構(gòu)成的第1差動(dòng)型倒相器、該第1差動(dòng)型倒相器的電流源、與上述第1差動(dòng)型倒相器并聯(lián)設(shè)置并由一組CMOS倒相器構(gòu)成的第2差動(dòng)型倒相器，上述第1差動(dòng)型倒相器和上述第2差動(dòng)型倒相器，將其雙方的輸入端子公共連接，并將其雙方的輸出端子公共連接。
第4部分所述的發(fā)明，在第1部分～第3部分的任一部分所述的環(huán)形振蕩電路中，上述電流源，可以改變其電流。
如采用由上述結(jié)構(gòu)構(gòu)成的本發(fā)明的環(huán)形振蕩電路，則可以在動(dòng)作點(diǎn)附近將振蕩頻率對(duì)電源電壓變化的變化率減小到零。因此，即使電源電壓稍有變化，振蕩頻率也不會(huì)發(fā)生變化。
為達(dá)到本發(fā)明的第2目的，第5部分～第8部分所述的發(fā)明，構(gòu)成如下。
第5部分所述的發(fā)明，是一種將奇數(shù)個(gè)倒相電路級(jí)聯(lián)連接而構(gòu)成的延遲電路，上述倒相電路，包含至少由2個(gè)MOS晶體管構(gòu)成的第1開(kāi)關(guān)部、該第1開(kāi)關(guān)部的電流源、與上述第1開(kāi)關(guān)部并聯(lián)設(shè)置并至少由2個(gè)MOS晶體管構(gòu)成的第2開(kāi)關(guān)部，上述第1開(kāi)關(guān)部和上述第2開(kāi)關(guān)部，將其雙方的輸入端子公共連接，并將其雙方的輸出端子公共連接。
第6部分所述的發(fā)明，是一種將奇數(shù)個(gè)倒相電路級(jí)聯(lián)連接而構(gòu)成的延遲電路，上述倒相電路，包含第1CMOS倒相器、該第1CMOS倒相器的電流源、與上述第1CMOS倒相器并聯(lián)設(shè)置的第2CMOS倒相器，上述第1CMOS倒相器和上述第2CMOS倒相器，將其雙方的輸入端子公共連接，并將其雙方的輸出端子公共連接。
第7部分所述的發(fā)明，是一種將奇數(shù)個(gè)倒相電路級(jí)聯(lián)連接而構(gòu)成的延遲電路，上述倒相電路，包含由一組CMOS倒相器構(gòu)成的第1差動(dòng)型倒相器、該第1差動(dòng)型倒相器的電流源、與上述第1差動(dòng)型倒相器并聯(lián)設(shè)置并由一組CMOS倒相器構(gòu)成的第2差動(dòng)型倒相器，上述第1差動(dòng)型倒相器和上述第2差動(dòng)型倒相器，將其雙方的輸入端子公共連接，并將其雙方的輸出端子公共連接。
第8部分所述的發(fā)明，在第5部分～第7部分的任一部分所述的延遲電路中，上述電流源，可以改變其電流。
如采用由上述結(jié)構(gòu)構(gòu)成的本發(fā)明的延遲電路，則可以在動(dòng)作點(diǎn)附近將延遲時(shí)間對(duì)電源電壓變化的變化率減小到零。因此，即使電源電壓稍有變化，延遲時(shí)間也不會(huì)發(fā)生變化。
附圖的簡(jiǎn)單說(shuō)明圖1是表示本發(fā)明的環(huán)形振蕩電路的第1實(shí)施形態(tài)的結(jié)構(gòu)的電路圖。
圖2是表示本發(fā)明的環(huán)形振蕩電路的第2實(shí)施形態(tài)的結(jié)構(gòu)的電路圖。
圖3是表示本發(fā)明的延遲電路的第1實(shí)施形態(tài)的結(jié)構(gòu)的電路圖。
圖4是表示本發(fā)明的延遲電路的第2實(shí)施形態(tài)的結(jié)構(gòu)的電路圖。
圖5是表示現(xiàn)有的頻率可調(diào)式環(huán)形振蕩電路的結(jié)構(gòu)的電路圖。
圖6是表示現(xiàn)有的可調(diào)延遲電路的結(jié)構(gòu)的電路圖。
發(fā)明的
具體實(shí)施例方式
以下，根據(jù)


本發(fā)明的實(shí)施形態(tài)。
圖1是表示本發(fā)明的環(huán)形振蕩電路的第1實(shí)施形態(tài)的電路結(jié)構(gòu)的電路圖。
該環(huán)形振蕩電路的第1實(shí)施形態(tài)，將K個(gè)倒相電路U11、U12、…、U1K按環(huán)形連接，是一種頻率可調(diào)式環(huán)形振蕩電路換句話說(shuō)，該環(huán)形振蕩電路，如圖1所示，將K個(gè)倒相電路U11、U12、…、U1K級(jí)聯(lián)連接，并將最末級(jí)的倒相電路U1K的輸出反饋到初級(jí)倒相電路U11，以使其產(chǎn)生自激振蕩。
在圖1中，除初級(jí)倒相電路U11以外的倒相電路U12、…、U1K，其內(nèi)部結(jié)構(gòu)省略，但都是由與初級(jí)倒相電路U11相同的電路構(gòu)成。因此，在下文中，只說(shuō)明初級(jí)倒相電路U11的結(jié)構(gòu)。
倒相電路U11，備有作為第1開(kāi)關(guān)部的CMOS倒相器IV1、起著該CMOS倒相器IV1的電流源作用的P溝道MOS晶體管MP3、起著該CMOS倒相器IV1的電流源作用的N溝道MOS晶體管MN3、與CMOS倒相器IV1并聯(lián)連接的作為第2開(kāi)關(guān)部的CMOS倒相器IV2。
CMOS倒相器IV1，由P溝道MOS晶體管MP4及N溝道MOS晶體管MN4構(gòu)成。
即，P溝道MOS晶體管MP4，其柵極端子與倒相電路U11的輸入端子(IN)連接，漏極端子與倒相電路U11的輸出端子(OUT)連接，源極端子通過(guò)P溝道MOS晶體管MP3連接于電源電位。N溝道MOS晶體管MN4，其柵極端子與倒相電路U11的輸入端子(IN)連接，漏極端子與倒相電路U11的輸出端子(OUT)連接，源極端子通過(guò)N溝道MOS晶體管MN3連接于接地電位。
CMOS倒相器IV2，由P溝道MOS晶體管MP5及N溝道MOS晶體管MN5構(gòu)成。
即，P溝道MOS晶體管MP5，其柵極端子與倒相電路U11的輸入端子(IN)連接，漏極端子與倒相電路U11的輸出端子(OUT)連接，源極端子連接于電源電位。N溝道MOS晶體管MN5，其柵極端子與倒相電路U11的輸入端子(IN)連接，漏極端子與倒相電路U11的輸出端子(OUT)連接，源極端子連接于接地電位。
從以上所述可以看出，CMOS倒相器IV1、IV2，其雙方的輸入端子公共連接，并將該公共連接部與倒相電路U11的輸入端子(IN)連接。此外，CMOS晶體管IV1、IV2，其雙方的輸出端子公共連接，并將該公共連接部與倒相電路U11的輸出端子(OUT)連接。
如圖1所示，P溝道MOS晶體管MP1、MP2、MP3，構(gòu)成電流反射鏡。此外，N溝道MOS晶體管MN2、MN3，構(gòu)成電流反射鏡。進(jìn)一步，將N溝道MOS晶體管MN1與P溝道MOS晶體管MP1串聯(lián)連接，并在其步柵極端子上供給控制電壓Vin。
因此，P溝道MOS晶體管MP1和N溝道MOS晶體管MN3，都構(gòu)成輸出與電流I1相等的電流I3的電流源。此外，該電流I3，可以通過(guò)改變上述的控制電壓Vin而改變。
以下，說(shuō)明由上述結(jié)構(gòu)構(gòu)成的環(huán)形振蕩電路的第1實(shí)施形態(tài)的動(dòng)作。
現(xiàn)當(dāng)在倒相電路U11的輸入端子(IN)上輸入“L”電平的電壓信號(hào)時(shí)，P溝道MOS晶體管MP4和MP5導(dǎo)通、N溝道MOS晶體管MN4和MN5截止。這時(shí)，流過(guò)P溝道MOS晶體管MP5的電流Ip，由以下的式(4)給出。
Ip＝(β/2)(Vdd-Vt)2…(4)式中，β為P溝道MOS晶體管MP5的互導(dǎo)參數(shù)，是可以通過(guò)改變晶體管的尺寸而任意設(shè)定的值。
這時(shí)，與流過(guò)P溝道MOS晶體管MP4的電流I3合在一起，從倒相電路U11的輸出端子(OUT)輸出以下的電流I。
I＝I3+(β/2)(Vdd-Vt)2…(5)
相反，當(dāng)在倒相電路U11的輸入端子(IN)上輸入“H”電平的電壓信號(hào)時(shí)，P溝道MOS晶體管MP4和MP5截止、N溝道MOS晶體管MN4和MN5導(dǎo)通。這時(shí)，流過(guò)N溝道MOS晶體管MN5的電流In，由以下的式(6)給出。
In＝(β/2)(Vdd-Vt)2…(6)式中，β為N溝道MOS晶體管MN5的互導(dǎo)參數(shù)，假定為與P溝道MOS晶體管MP5的互導(dǎo)參數(shù)相同的值。
這時(shí)，與流過(guò)N溝道MOS晶體管MN4的電流I3合在一起，通過(guò)倒相電路U11的輸出端子(OUT)吸入以下的電流I。
I＝I3+(β/2)(Vdd-Vt)2…(7)因此，倒相電路U11的傳輸延遲時(shí)間τ，由以下的近似式表示。
τ＝C(Vdd/2)/I＝C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(8)因此，圖1的頻率可調(diào)式環(huán)形振蕩電路的振蕩頻率f，由下式給出。
f＝1/(2K·τ)＝{I3+(β/2)(Vdd-Vt)2}/(K·C·Vdd)…(9)這里，如計(jì)算滿足 f/Vdd＝0的條件，則可得下式。
β＝(2×I3)/(Vdd2-Vt2) …(10)即，通過(guò)將P溝道MOS晶體管MP5及N溝道MOS晶體管MN5的互導(dǎo)參數(shù)β設(shè)定為滿足上式的值，則可以在動(dòng)作點(diǎn)附近將振蕩頻率f對(duì)電源電壓變化的變化率減小到零。在按這種方式設(shè)計(jì)的環(huán)形振蕩電路中，即使電源電壓Vdd稍有變化，振蕩頻率f也不會(huì)發(fā)生變化。
因此，例如，當(dāng)在PLL(相位同步環(huán))電路中采用了按這種方式設(shè)計(jì)的頻率可調(diào)式環(huán)形振蕩電路時(shí)，即使電源電壓Vdd隨周邊電路的動(dòng)作而發(fā)生了變化，信號(hào)的相位也不會(huì)波動(dòng)。所以能夠提高采用了該P(yáng)LL電路的系統(tǒng)的動(dòng)作可靠性。
以下，參照?qǐng)D2說(shuō)明本發(fā)明的環(huán)形振蕩電路的第2實(shí)施形態(tài)的電路結(jié)構(gòu)。
該環(huán)形振蕩電路的第2實(shí)施形態(tài)，將K個(gè)差動(dòng)型倒相電路U11′、U12′、…、U1K′按環(huán)形連接，是一種頻率可調(diào)式環(huán)形振蕩電路即，該第2實(shí)施形態(tài)，如圖2所示，將圖1所示第1實(shí)施形態(tài)的倒相電路U11、U12、…、U1K置換為差動(dòng)型倒相電路U11′、U12′、…、U1K′。
另外，在圖2中，除初級(jí)倒相電路U11′以外的倒相電路U12′、…、U1K′，其內(nèi)部結(jié)構(gòu)省略，但都是由與初級(jí)倒相電路U11′相同的電路構(gòu)成。此外，在該第2實(shí)施形態(tài)中，電流源的結(jié)構(gòu)，與圖1所示第1實(shí)施形態(tài)的電流源的結(jié)構(gòu)相同。因此，在下文中，以初級(jí)倒相電路U11′的結(jié)構(gòu)為中心進(jìn)行說(shuō)明。
倒相電路U11′，如圖2所示，備有由CMOS倒相器IV1a及CMOS倒相器IV1b構(gòu)成的第1差動(dòng)型倒相器、起著該第1CMOS倒相器的電流源作用的P溝道MOS晶體管MP3、起著該第1CMOS倒相器的電流源作用的N溝道MOS晶體管MN3、由與CMOS倒相器IV1a并聯(lián)連接的CMOS倒相器IV2a及與CMOS倒相器IV1b并聯(lián)連接的CMOS倒相器IV2b構(gòu)成的第2差動(dòng)型倒相器。
CMOS倒相器IV1a，由P溝道MOS晶體管MP4a及N溝道MOS晶體管MN4a構(gòu)成。
即，P溝道MOS晶體管MP4a，其柵極端子與倒相電路U11′的輸入端子(INa)連接，漏極端子與倒相電路U11′的輸出端子(OUTa)連接，源極端子通過(guò)P溝道MOS晶體管MP3連接于電源電位。N溝道MOS晶體管MN4a，其柵極端子與倒相電路U11′的輸入端子(INa)連接，漏極端子與倒相電路U11′的輸出端子(OUTa)連接，源極端子通過(guò)N溝道MOS晶體管MN3連接于接地電位。
CMOS倒相器IV1b，由P溝道MOS晶體管MP4b及N溝道MOS晶體管MN4b構(gòu)成。
即，P溝道MOS晶體管MP4b，其柵極端子與倒相電路U11′的輸入端子(INb)連接，漏極端子與倒相電路U11′的輸出端子(OUTb)連接，源極端子通過(guò)P溝道MOS晶體管MP3連接于電源電位。N溝道MOS晶體管MN4b，其柵極端子與倒相電路U11′的輸入端子(INb)連接，漏極端子與倒相電路U11′的輸出端子(OUTb)連接，源極端子通過(guò)N溝道MOS晶體管MN3連接于接地電位。
CMOS倒相器IV2a，由P溝道MOS晶體管MP5a及N溝道MOS晶體管MN5a構(gòu)成。
即，P溝道MOS晶體管MP5a，其柵極端子與倒相電路U11′的輸入端子(INa)連接，漏極端子與倒相電路U11′的輸出端子(OUTa)連接，源極端子連接于電源電位。N溝道MOS晶體管MN5a，其柵極端子與倒相電路U11′的輸入端子(INa)連接，漏極端子與倒相電路U11′的輸出端子(OUTa)連接，源極端子連接于接地電位。
CMOS倒相器IV2b，由P溝道MOS晶體管MP5b及N溝道MOS晶體管MN5b構(gòu)成。
即，P溝道MOS晶體管MP5b，其柵極端子與倒相電路U11′的輸入端子(INb)連接，漏極端子與倒相電路U11′的輸出端子(OUTb)連接，源極端子連接于電源電位。N溝道MOS晶體管MN5b，其柵極端子與倒相電路U11′的輸入端子(INb)連接，漏極端子與倒相電路U11′的輸出端子(OUTb)連接，源極端子連接于接地電位。
以下，說(shuō)明由上述結(jié)構(gòu)構(gòu)成的環(huán)形振蕩電路的第2實(shí)施形態(tài)的動(dòng)作。
現(xiàn)假定在倒相電路U11′的輸入端子(INa)上輸入了“L”電平的電壓信號(hào)、在其輸入端子(INb)上輸入了“H”電平的電壓信號(hào)。在這種情況下，使P溝道MOS晶體管MP4a和MP5a導(dǎo)通，同時(shí)使N溝道MOS晶體管MN4b和MN5b導(dǎo)通。
因此，流過(guò)P溝道MOS晶體管MP5a的電流Ipa及流過(guò)N溝道MOS晶體管MN5b的電流Inb，由以下的兩式給出。
Ipa＝(β/2)(Vdd-Vt)2…(11)Inb＝(β/2)(Vdd-Vt)2…(12)式中，式(11)的β為P溝道MOS晶體管MP5a的互導(dǎo)參數(shù)。而式(12)的β為N溝道MOS晶體管MN5b的互導(dǎo)參數(shù)。這兩個(gè)的互導(dǎo)參數(shù)β是可以通過(guò)改變晶體管的尺寸而任意設(shè)定的值。
這時(shí)，與流過(guò)P溝道MOS晶體管MP4a的電流I3合在一起，從倒相電路U11′的輸出端子(OUTa)輸出以下的電流Ia。
Ia＝I3+(β/2)(Vdd-Vt)2…(13)另外，這時(shí)，與流過(guò)N溝道MOS晶體管MN4b的電流I3合在一起，通過(guò)倒相電路U11′的輸出端子(OUTb)吸入以下的電流Ib。
Ib＝I3+(β/2)(Vdd-Vt)2…(14)另一方面，假定在倒相電路U11′的輸入端子(INa)上輸入了“H”電平的電壓信號(hào)、在其輸入端子(INb)上輸入了“L”電平的電壓信號(hào)。在這種情況下，使N溝道MOS晶體管MN4a和MN5a導(dǎo)通，同時(shí)使P溝道MOS晶體管MP4b和MP5b導(dǎo)通。
因此，流過(guò)P溝道MOS晶體管MN5a的電流Ina及流過(guò)P溝道MOS晶體管MP5b的電流Ipb，由以下的兩式給出。
Ina＝(β/2)(Vdd-Vt)2…(15)Ipb＝(β/2)(Vdd-Vt)2…(16)式中，式(15)的β為N溝道MOS晶體管MN5a的互導(dǎo)參數(shù)，假定為與P溝道MOS晶體管MP5a的互導(dǎo)參數(shù)相同的值。
另外，式(16)的β為P溝道MOS晶體管MP5b的互導(dǎo)參數(shù)，假定為與N溝道MOS晶體管MN5b的互導(dǎo)參數(shù)相同的值。
這時(shí)，與流過(guò)N溝道MOS晶體管MN4a的電流I3合在一起，通過(guò)倒相電路U11′的輸出端子(OUTa)吸入以下的電流Ia。
Ia＝I3+(β/2)(Vdd-Vt)2…(17)另外，這時(shí)，與流過(guò)P溝道MOS晶體管MP4b的電流I3合在一起，從倒相電路U11′的輸出端子(OUTb)輸出以下的電流Ib。
Ib＝I3+(β/2)(Vdd-Vt)2…(18)因此，倒相電路U11′的傳輸延遲時(shí)間τ，由以下的近似式表示。
τ＝C(Vdd/2)/I＝C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(19)因此，圖2的頻率可調(diào)式環(huán)形振蕩電路的振蕩頻率f，由下式給出。
f＝1/(2K·τ)＝{I3+(β/2)(Vdd-Vt)2}/(K·C·Vdd)…(20)這里，如計(jì)算滿足f/Vdd＝0的條件，則可得下式。
β＝(2×I3)/(Vdd2-Vt2)…(21)即，通過(guò)將P溝道MOS晶體管MP5a、MP5b及N溝道MOS晶體管MN5a、MN5b的互導(dǎo)參數(shù)β設(shè)定為滿足上式的值，則可以在動(dòng)作點(diǎn)附近將振蕩頻率f對(duì)電源電壓變化的變化率減小到零。按這種方式設(shè)計(jì)的環(huán)形振蕩電路，即使電源電壓Vdd稍有變化，振蕩頻率f也不會(huì)發(fā)生變化。
在上述環(huán)形振蕩電路的實(shí)施形態(tài)中，說(shuō)明了可以通過(guò)控制施加于MOS晶體管MN1的柵極的控制電壓Vin而改變振蕩頻率。
但是，本發(fā)明的環(huán)形振蕩電路，也可以應(yīng)用于振蕩頻率固定而不能改變的情況。在這種情況下，在圖1和圖2的電路中，不使用MOS晶體管MN1及電阻器R，而是連接基準(zhǔn)電流源。
以下，參照?qǐng)D3說(shuō)明本發(fā)明的延遲電路的第1實(shí)施形態(tài)的電路結(jié)構(gòu)。
該延遲電路的第1實(shí)施形態(tài)，如圖3所示，由將K個(gè)倒相電路U11、U12、…、U1K級(jí)聯(lián)連接的可調(diào)延遲電路構(gòu)成。另外，該延遲電路，將輸入信號(hào)Sin輸入到初級(jí)倒相電路U11，并從末級(jí)倒相電路U1K取出延遲輸出信號(hào)Sout。
在圖3中，除初級(jí)倒相電路U11以外的倒相電路U12、…、U1K，其內(nèi)部結(jié)構(gòu)省略，但都是由與初級(jí)倒相電路U11相同的電路構(gòu)成。
另外，該延遲電路的第1實(shí)施形態(tài)，除了不將末級(jí)倒相電路U1K的輸出反饋到初級(jí)倒相電路U11這一點(diǎn)外，其他部分的結(jié)構(gòu)與圖1的環(huán)形振蕩電路的第1實(shí)施形態(tài)的結(jié)構(gòu)完全相同。因此，這里，對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)并將其結(jié)構(gòu)的詳細(xì)說(shuō)明省略。
在由上述結(jié)構(gòu)構(gòu)成的本發(fā)明的延遲電路的第1實(shí)施形態(tài)中，倒相電路U11的傳輸延遲時(shí)間τ由以上的式(8)給出，所以圖3的延遲電路的延遲時(shí)間t，如下式所示。
t＝K·τ＝K·C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(22)這里，如計(jì)算滿足f/Vdd＝0的條件，則可得下式。
β＝(2×I3)/(Vdd2-Vt2)…(23)即，通過(guò)將P溝道MOS晶體管MP5及N溝道MOS晶體管MN5的互導(dǎo)參數(shù)β設(shè)定為滿足上式的值，則可以在動(dòng)作點(diǎn)附近將延遲時(shí)間對(duì)電源電壓變化的變化率減小到零。按這種方式設(shè)計(jì)的可調(diào)延遲電路，即使電源電壓Vdd稍有變化，延遲時(shí)間t也不會(huì)發(fā)生變化。
因此，例如，當(dāng)在DLL(延遲同步環(huán))電路中采用了第1實(shí)施形態(tài)的延遲電路時(shí)，即使電源電壓Vdd隨周邊電路的動(dòng)作而發(fā)生了變化，信號(hào)的相位也不會(huì)波動(dòng)。所以能夠提高采用了該DLL電路的系統(tǒng)的動(dòng)作可靠性。
以下，參照?qǐng)D4說(shuō)明本發(fā)明的延遲電路的第2實(shí)施形態(tài)的電路結(jié)構(gòu)。
該延遲電路的第2實(shí)施形態(tài)，如圖4所示，由將K個(gè)倒相電路U11′、U12′、…、U1K′級(jí)聯(lián)連接的可調(diào)延遲電路構(gòu)成。另外，該延遲電路，對(duì)初級(jí)倒相電路U11′輸入差動(dòng)的輸入信號(hào)Sina、Sinb，并從末級(jí)倒相電路U1K′取出差動(dòng)的延遲輸出信號(hào)Souta、Soutb。
在圖4中，除初級(jí)倒相電路U11′以外的倒相電路U12′...、U1K′，其內(nèi)部結(jié)構(gòu)省略，但都是由與初級(jí)倒相電路U11′相同的電路構(gòu)成。
另外，該延遲電路的第2實(shí)施形態(tài)，除了不將末級(jí)倒相電路U1K′的輸出反饋到初級(jí)倒相電路U11′這一點(diǎn)外，其他部分的結(jié)構(gòu)與圖2的環(huán)形振蕩電路的第2實(shí)施形態(tài)完全相同。因此，對(duì)同一構(gòu)成要素標(biāo)以同一符號(hào)并將對(duì)其結(jié)構(gòu)的詳細(xì)說(shuō)明省略。
在由上述結(jié)構(gòu)構(gòu)成的本發(fā)明的延遲電路的第2實(shí)施形態(tài)中，倒相電路U11′的傳輸延遲時(shí)間τ由以上的式(19)給出，所以圖4的延遲電路的延遲時(shí)間t，如下式所示。
t＝K·τ＝K·C(Vdd/2)/{I3+(β/2)(Vdd-Vt)2}…(24)這里，如計(jì)算滿足f/Vdd＝0的條件，則可得下式。
β＝(2×I3)/(Vdd2-Vt2)…(25)即，通過(guò)將P溝道MOS晶體管MP5a、MP5b及N溝道MOS晶體管MN5a、MN5b的互導(dǎo)參數(shù)β設(shè)定為滿足上式的值，則可以在動(dòng)作點(diǎn)附近將延遲時(shí)間對(duì)電源電壓變化的變化率減小到零。按這種方式設(shè)計(jì)的可調(diào)延遲電路，即使電源電壓Vdd稍有變化，延遲時(shí)間t也不會(huì)發(fā)生變化。
另外，在上述延遲電路的實(shí)施形態(tài)中，說(shuō)明了可以通過(guò)控制施加于MOS晶體管MN1的柵極的控制電壓Vin而改變延遲時(shí)間。
但是，本發(fā)明的延遲電路，也可以應(yīng)用于延遲時(shí)間固定而不能改變的情況。在這種情況下，在圖3和圖4的電路中，不使用MOS晶體管MN1及電阻器R，而是連接基準(zhǔn)電流源。
如上所述，如采用本發(fā)明的環(huán)形振蕩電路，則可以減小振蕩頻率對(duì)電源電壓的依賴性。
另外，如采用本發(fā)明的延遲電路，則可以減小延遲時(shí)間對(duì)電源電壓的依賴性。
權(quán)利要求
1.一種環(huán)形振蕩電路，將奇數(shù)個(gè)倒相電路按環(huán)形連接而構(gòu)成，該環(huán)形振蕩電路的特征在于上述倒相電路，包含至少由2個(gè)MOS晶體管構(gòu)成的第1開(kāi)關(guān)部、該第1開(kāi)關(guān)部的電流源、與上述第1開(kāi)關(guān)部并聯(lián)設(shè)置并至少由2個(gè)MOS晶體管構(gòu)成的第2開(kāi)關(guān)部，上述第1開(kāi)關(guān)部和上述第2開(kāi)關(guān)部，將其雙方的輸入端子公用連接，并將其雙方的輸出端子公用連接。
2.一種環(huán)形振蕩電路，將奇數(shù)個(gè)倒相電路按環(huán)形連接而構(gòu)成，該環(huán)形振蕩電路的特征在于上述倒相電路，包含第1CMOS倒相器、該第1CMOS倒相器的電流源、與上述第1CMOS倒相器并聯(lián)設(shè)置的第2CMOS倒相器，上述第1CMOS倒相器和上述第2CMOS倒相器，將其雙方的輸入端子公用連接，并將其雙方的輸出端子公用連接。
3.一種環(huán)形振蕩電路，將奇數(shù)個(gè)倒相電路按環(huán)形連接而構(gòu)成，該環(huán)形振蕩電路的特征在于上述倒相電路，包含由一組CMOS倒相器構(gòu)成的第1差動(dòng)型倒相器、該第1差動(dòng)型倒相器的電流源、與上述第1差動(dòng)型倒相器并聯(lián)設(shè)置并由一組CMOS倒相器構(gòu)成的第2差動(dòng)型倒相器，上述第1差動(dòng)型倒相器和上述第2差動(dòng)型倒相器，將其雙方的輸入端子公用連接，并將其雙方的輸出端子公用連接。
4.根據(jù)權(quán)利要求1～權(quán)利要求3中的任何一項(xiàng)所述的環(huán)形振蕩電路，其特征在于上述電流源，可以改變其電流。
5.一種延遲電路，將奇數(shù)個(gè)倒相電路級(jí)聯(lián)連接而構(gòu)成，該延遲電路的特征在于上述倒相電路，包含至少由2個(gè)MOS晶體管構(gòu)成的第1開(kāi)關(guān)部、該第1開(kāi)關(guān)部的電流源、與上述第1開(kāi)關(guān)部并聯(lián)設(shè)置并至少由2個(gè)MOS晶體管構(gòu)成的第2開(kāi)關(guān)部，上述第1開(kāi)關(guān)部和上述第2開(kāi)關(guān)部，將其雙方的輸入端子公用連接，并將其雙方的輸出端子公用連接。
6.一種延遲電路，將奇數(shù)個(gè)倒相電路級(jí)聯(lián)連接而構(gòu)成，該延遲電路的特征在于上述倒相電路，包含第1CMOS倒相器、該第1CMOS倒相器的電流源、與上述第1CMOS倒相器并聯(lián)設(shè)置的第2CMOS倒相器，上述第1CMOS倒相器和上述第2CMOS倒相器，將其雙方的輸入端子公用連接，并將其雙方的輸出端子公用連接。
7.一種延遲電路，將奇數(shù)個(gè)倒相電路級(jí)聯(lián)連接而構(gòu)成，該延遲電路的特征在于上述倒相電路，包含由一組CMOS倒相器構(gòu)成的第1差動(dòng)型倒相器、該第1差動(dòng)型倒相器的電流源、與上述第1差動(dòng)型倒相器并聯(lián)設(shè)置并由一組CMOS倒相器構(gòu)成的第2差動(dòng)型倒相器，上述第1差動(dòng)型倒相器和上述第2差動(dòng)型倒相器，將其雙方的輸入端子公用連接，并將其雙方的輸出端子公用連接。
8.根據(jù)權(quán)利要求5～權(quán)利要求7中的任何一項(xiàng)所述的延遲電路，其特征在于上述電流源，可以改變其電流。
全文摘要
本發(fā)明的課題是減小頻率可調(diào)式環(huán)形振蕩電路的振蕩頻率及可調(diào)延遲電路的延遲時(shí)間對(duì)電源電壓的依賴性。該環(huán)形振蕩電路,將K個(gè)倒相電路U11、U12、…、U1K按環(huán)形連接。倒相電路U11,備有由MOS晶體管MP4和MN4構(gòu)成的CMOS倒相器IV1、起著CMOS倒相器IV1的電流源作用的P溝道MOS晶體管MP3、起著CMOS倒相器IV1的電流源作用的N溝道MOS晶體管MN3、與CMOS倒相器IV1并聯(lián)連接并由MOS晶體管MP5和MN5構(gòu)成的CMOS倒相器IV2。
文檔編號(hào)H03K5/13GK1387314SQ0212030
公開(kāi)日2002年12月25日 申請(qǐng)日期2002年5月21日 優(yōu)先權(quán)日2001年5月22日
發(fā)明者神崎實(shí) 申請(qǐng)人:精工愛(ài)普生株式會(huì)社