專利名稱：半導(dǎo)體只讀存儲器的高密度行解碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體只讀存儲器的高密度行解碼裝置，尤指一種將一行解碼線路、一緩沖線路及一行選擇線路集中在一起布局，使半導(dǎo)體只讀存儲器的行解碼裝置達到高密度、高速度、高效率之目的。
一般而言，公知的半導(dǎo)體只讀存儲器行解碼裝置是將行解碼裝置與行選擇線路分開布局在不同的區(qū)域中，其中僅有行選擇線路與只讀存儲器單元陣列切齊布局，如

圖1所示，圖1為公知半導(dǎo)體只讀存儲器的方框示意圖。圖中主要包括有一行前置解碼線路30，它連接一行解碼線路及緩沖線路50，左右兩側(cè)再各連接至行選擇線路60，該左右兩側(cè)的行選擇線路60再連接至左右兩側(cè)之只讀存儲器單元矩陣100，該存儲器單元矩陣100是由多個存儲器單元陣列10所組成。另外包括有一列解碼器40，連接于左右兩側(cè)存儲器單元矩陣之間，借以組成一公知的半導(dǎo)體只讀存儲器單元矩陣。
圖2所示為公知半導(dǎo)體只讀存儲器的存儲器單元陣列之等效電路圖，其中WL1～WLn是指存儲器的字元線(Word Line),S1～S4則為存儲器的區(qū)段選擇線(Section select line)，而SB1、SB2…則稱為次次元線(Sub-Bit line)，關(guān)于VG1、VG2……是稱為虛擬地(VirtualGround)。圖2所示電路的動作詳述如下例如，欲讀取T0晶體管儲存的數(shù)據(jù)時，必須啟動WL1、S1、S3等信號線，再經(jīng)由VG1經(jīng)行選擇線路60接至電源地(Ground Source)，并經(jīng)由SB1經(jīng)行選擇線路60接至BL信號線，由讀出放大器(Sense amplifier)讀出晶體管所儲存的數(shù)據(jù)。其中SB1、VG1、SB2、VG2…由金屬線拉出，其必須符合次元線(BitLine)BL1、BL2、BL3…等N型埋層(Buried-N+)固定間距(pitch)所容許的水平方向空間的限制條件。
圖1及圖2所述之公知技術(shù)，其主要缺陷為(1)對于連接行解碼線路的緩沖線路必需推動與字元線相同的負(fù)載長度才能達到推動行選擇線路之目的。然而負(fù)載的長度是隨存儲器單元陣列10之增大而變長，信號傳送的速度隨之受限。
(2)公知技術(shù)中，該行前置解碼線路30置于行解碼線路及緩沖線路50之下，需與讀出放大器分享布局空間，讀出放大器的布局空間隨之受限，工作效率亦隨之受限。
(3)由于公知技術(shù)中僅有行選擇線路60與只讀存儲器單元陣列10切齊布局，所以行選擇線路所占的布局空間大都浪費在信號跑線動作上，加工密度隨之受限。
所以，公知技術(shù)仍然有待加以改善，尤其是關(guān)于只讀存儲器行解碼裝置的加工密度、信號的傳送速度以及布局工作的效率等，仍有必要加以改進。
本發(fā)明的主要目的即是針對前述之缺陷提出一種可用于半導(dǎo)體只讀存儲器的高密度行解碼裝置，通過將行解碼線路，緩沖線路及行選擇線路等線路集中在一起布局，并且與只讀存儲器單元陣列切齊布局，另一方面，亦將行前置解碼線路與本發(fā)明的高密度行解碼裝置切齊布局，可有效地改善公知技術(shù)的缺陷，其優(yōu)點如下(1)本發(fā)明中，連接行解碼線路的緩沖線路僅需推動垂直方向極短的負(fù)載長度，即可達到推動行選擇線路之目的負(fù)載長度不會因存儲器單元陣列之增大而變長，所以信號的傳送速度因此可獲得改進。
(2)由于行前置解碼線路與本發(fā)明的高密度行解碼裝置切齊布局，不需與讀出放大器分享布局空間，使得讀出放大器之布局可獲較大的發(fā)展空間，電路的工作效隨之提高。
(3)由于本發(fā)明半導(dǎo)體只讀存儲器的高密度行解碼裝置的安排方式是將行解碼線路、緩沖線路及行選擇線路等均集中在一起布局，所以可達到高密度之目的，空間不致浪費于多余的信號跑線上。
為了達到上述目的，故而在本發(fā)明中包括有一高密度行解碼裝置，這是本發(fā)明之重點所在，不同于公知技術(shù)，另有一行前置解碼線路與該高密度行解碼裝置切齊布局，以及還包括有列解碼線路與存儲器單元陣列等元件。
為使易于了解本發(fā)明的技術(shù)內(nèi)容，茲對所述之高密度行解碼裝置的組構(gòu)方式說明如后較佳者，該高密度行解碼裝置包括有一行解碼線路連接于該行前置解碼線路的輸出；一緩沖線路連接于該行解碼線路，以及一行選擇線路連接于該緩沖線路之輸出。
較佳者，該行解碼線路是由數(shù)個拉高(Pull High)之P型金屬氧化物半導(dǎo)體(MOS)，下稱金氧半導(dǎo)體，配合數(shù)串串聯(lián)拉低(Pull Low)N型金氧半導(dǎo)體所組成，其中該拉高的P型金氧半導(dǎo)體的柵極是由拉高位元(PHB)信號所控制，該拉高位元信號可以是動態(tài)之低脈沖(Low Pulse)，也可以是靜態(tài)之接地(Ground)信號。
較佳者，該緩沖線路是由數(shù)個反相器所組成；每個反相器僅推動該行選擇線路的兩個N型金氧半導(dǎo)體之柵極，因此速度得以改進。
較佳者，該行選擇線路是由數(shù)個N型金氧半導(dǎo)體之選擇晶體管(PassTransistor)等所組成。
為使對本發(fā)明之目的、特征及功效有更進一步了解，茲舉較佳實施例結(jié)合附圖，對本發(fā)明細說明如后圖1為公知半導(dǎo)體只讀存儲器的方框示意圖。
圖2為公知半導(dǎo)體只讀存儲器的存儲器單元陣列之等效電路圖。
圖3為本發(fā)明實施例中半導(dǎo)體只讀存儲器的高密度行解碼裝置之方框示意圖。
圖4為本發(fā)明實施例中半導(dǎo)體只讀存儲器的高密度行解碼裝置之電路圖。
圖5為本發(fā)明實施例中半導(dǎo)體只讀存儲器的高密度行解碼裝置之布局圖。
首先，請參閱圖3，圖3為本發(fā)明實施例之電路方框示意圖。它主要揭示了本發(fā)明的高密度行解碼裝置56配合一行前置解碼線路30之連接關(guān)系，其中該高密度行解碼裝置56采用左右兩側(cè)分開設(shè)置的方式，用以執(zhí)行存儲器行信號之解碼動作，該行前置解碼線路30則作為行信號預(yù)先解碼之動作。該高密度行解碼裝置56之一端連接至讀出放大器，用以讀出存儲器所儲存之?dāng)?shù)據(jù)，另一端則連接至存儲器單元矩陣100，該存儲器單元矩陣100亦為左右兩側(cè)設(shè)置方式，用以儲存所需之?dāng)?shù)據(jù)，且是由多個存儲器單元陣列10所組成。在該兩側(cè)設(shè)置的存儲器單元矩陣100之間，連接有一列解碼線路40，用以將存儲器之列信號加以解碼。如圖3所示，該高密度行解碼裝置56與該存儲器單元陣列10切齊布局，該行前置解碼線路30亦與該高密度行解碼裝置56切齊布局。另一方面，本發(fā)明的高密度行解碼裝置56是將一行解碼線路、一緩沖線路及一行選擇線路等集中在一起布局。
關(guān)于該高密度行解碼裝置56的進一步詳細說明，請參閱圖4，圖4為本發(fā)明實施例中半導(dǎo)體只讀存儲器的高密度行解碼裝置的電路圖，其中包括有一行解碼線路561連接于該行前置解碼線路30之輸出端，用以將該行前置解碼線路30之輸出信號加以解碼，且由數(shù)個拉高的P型金氧半導(dǎo)體配合數(shù)串串聯(lián)之拉低的N型金氧半導(dǎo)體所組成；拉高的P型金氧半導(dǎo)體的柵極系由拉高信號(PHB)所控制，該拉高信號可以是動態(tài)的低脈沖信號，也可以是靜態(tài)的接地信號；另外，串聯(lián)的拉低N型金氧半導(dǎo)體的柵極與行前置解碼線路30所解到的輸出信號(YA、YB、Y1～Yn、Ygroup)相連接，配合該拉高信號，則可以是動態(tài)或是靜態(tài)之信號控制。行解碼線路561的電路動作則是一次僅解碼出一條信號線，即一次僅一條信號線動作(Active)，輸出至一緩沖線路562。
該緩沖線路562由數(shù)個反相器組成，作為信號緩沖及反相之用；每個反相器僅推動一行選擇線路563中的兩個N型金氧半導(dǎo)體的柵極，因此信號的傳送速度得以改進。另外，關(guān)于該行選擇線路563則系由數(shù)個N型金氧半導(dǎo)體的選擇晶體管組合而成，用以選擇所解碼的行信號，其系電連接于存儲器單元陣列10之次次元線SB1、SB2及虛擬地訊號VG1、VG2……等諸信號線；該存儲器單元陣列10即通過行選擇線路563電連接于電源地(Ground)及次元線信號，由讀出放大器讀出存儲器單元陣列10中晶體管所儲存之?dāng)?shù)據(jù)。
本發(fā)明半導(dǎo)體只讀存儲器的高密度行解碼裝置56即由該行解碼線路561、緩沖線路562及行選擇線路563所組成，因此布局成與只讀存儲器單元陣列10切齊，更與行前置解碼線路30之布局切齊，達到高密度且高效率之目的。
為了進一步揭露本發(fā)明之可實施性，所以揭示如圖5所示之本發(fā)明實施例中半導(dǎo)體只讀存儲器的高密度行解碼裝置的布局圖，由圖示可知，本發(fā)明半導(dǎo)體只讀存儲器的高密度行解碼裝置56的布局確實可與只讀存儲器單元陣列10及行前置解碼線路30切齊布局，該兩切齊布局的作法如下所述(1)與只讀存儲器單元陣列10布局的切齊主要限制在于次次元線SB1、SB2及虛擬地訊號VG1、VG2等諸信號線系由金屬線拉出，其須符合次元線BL1、BL2、BL3……之N型埋層固定間距所容許的水平方向的空間。以0.8um工藝為例，次元線N型埋層之固定間距需1.6um，而金屬線的固定間距則需2.4um；從圖2得知，四條次元線BL1～BL4需插入兩條金屬線，才能達到布局之切齊，所以必須有4×1.6um=6.4um的四條次元線BL1～BL4之水平方向空間，方可插入兩條金屬線2×2.4um=4.8um。
(2)與行前置解碼線路30布局的切齊因行前置解碼線路30僅由數(shù)個“與”門(AND Gate)組成，系為一般公知技術(shù)，在此不作贅述。
綜上所述，本發(fā)明之結(jié)構(gòu)特征、目的及功效等皆已詳細揭示，充分顯示本發(fā)明運用于半導(dǎo)體只讀存儲器的高密度行解碼裝置之相關(guān)技術(shù)上深富實施之進步性，極具產(chǎn)業(yè)利用價值，且為目前市面上所未見。
以上所述，僅為本發(fā)明之較佳實施例而已，當(dāng)不能以之限定本發(fā)明所實施之范圍。即大凡依本發(fā)明申請權(quán)利要求范圍所作之均等變化與修飾，皆應(yīng)仍屬于本發(fā)明權(quán)利要求所涵蓋之范圍。
權(quán)利要求
1．一種半導(dǎo)體只讀存儲器的高密度行解碼裝置，主要包括有一行前置解碼線路，作為行信號預(yù)先解碼之動作；一高密度行解碼裝置，連接于該行前置解碼線路，用以執(zhí)行存儲器行信號之解碼動作；一存儲器單元陣列，連接于該高密度行解碼裝置，用以儲存所需之?dāng)?shù)據(jù)；一列解碼線路，連接于該存儲器單元矩陣，用以將存儲器的列信號加以解碼；上述的行前置解碼線路與該高密度行解碼裝置切齊布局；該高密度行解碼裝置與該存儲器單元陣列切齊布局。
2．如權(quán)利要求1所述之半導(dǎo)體只讀存儲器的高密度行解碼裝置，其特征在于，該高密度行解碼裝置為兩側(cè)設(shè)置方式。
3．如權(quán)利要求1所述之半導(dǎo)體只讀存儲器的高密度行解碼裝置，其特征在于，該存儲器單元陣列為兩側(cè)設(shè)置方式，其中間連接有該列解碼線路。
4．如權(quán)利要求1所述之半導(dǎo)體只讀存儲器的高密度行解碼裝置，其特征在于，該高密度行解碼裝置更包括有一行解碼線路、一緩沖線路及一行選擇線路。
5．如權(quán)利要求1所述之半導(dǎo)體只讀存儲器的高密度行解碼裝置，其特征在于，該高密度行解碼裝置另連接有一讀出放大器，用以讀出所儲存之?dāng)?shù)據(jù)。
6．如權(quán)利要求4所述之半導(dǎo)體只讀存儲器的高密度行解碼裝置，其特征在于，該行解碼線路連接于該行前置解碼線路，該行選擇線路連接于該存儲器單元陣列。
7．一種高密度行解碼裝置，系包括有一行解碼線路，用以將所輸入之行信號加以解碼；一緩沖線路，連接于該行解碼線路之輸出，用以緩沖該行解碼線路所解碼之信號；一行選擇線路，連接于該緩沖線路之輸出，用以選擇所解碼出之行訊號；上述之行解碼線路、緩沖線路及行選擇線路集中在一起布局，借以組成該高密度行解碼裝置。
8．如權(quán)利要求7所述之高密度行解碼裝置，其特征在于，該行解碼線路連接有一行前置解碼線路。
9．如權(quán)利要求7所述之高密度行解碼裝置，其特征在于，該行選擇線路連接有一存儲器單元陣列。
10．如權(quán)利要求7所述之高密度行解碼裝置，其特征在于，該行選擇線路包括有一次元線訊號，系連接至一讀出放大器。
11．如權(quán)利要求7所述之高密度行解碼裝置，其特征在于，該行解碼線路系由數(shù)個拉高之P型金屬氧化物半導(dǎo)體配合數(shù)串串聯(lián)拉低的N型金屬氧化物半導(dǎo)體所組成。
12．如權(quán)利要求7所述之高密度行解碼裝置，其特征在于，該緩沖線路由數(shù)個反相器所組成。
13．如權(quán)利要求7所述之高密度行解碼裝置，其特征在于，該行選擇線路系由數(shù)個N型金屬氧化物半導(dǎo)體的選擇晶體管所組合而成。
14．如權(quán)利要求11所述之高密度行解碼裝置，其特征在于，該拉高之P型金屬氧化物半導(dǎo)體之柵極系由拉高信號所控制，該拉高信號可以是動態(tài)之低脈沖信號，也可以是靜態(tài)之接地信號。
15．如權(quán)利要求11所述之高密度行解碼裝置，其特征在于，該拉低之N型金屬氧化物半導(dǎo)體之柵極系與一行前置解碼線路所解到之輸出信號相連接，配合該拉高信號，則可以是動態(tài)或是靜態(tài)之信號控制。
全文摘要
一種半導(dǎo)體只讀存儲器的高密度行解碼裝置,主要是將一只讀存儲器的行解碼裝置直接切齊連接于只讀存儲器單元陣列,可將所欲讀取數(shù)據(jù)的存儲器單元陣列解碼至電源地及次元線,使讀出放大器能夠讀出存儲器單元陣列所儲存的數(shù)據(jù),本發(fā)明的高密度行解碼裝置,主機包括有一行解碼線路、一緩沖線路及一行選擇線路,通過將所述之線路集中一起布局,達到高密度、高速度及高效率之目的。
文檔編號H01L27/00GK1222764SQ98100208
公開日1999年7月14日 申請日期1998年1月7日 優(yōu)先權(quán)日1998年1月7日
發(fā)明者彭詠鈿 申請人:盛群半導(dǎo)體股份有限公司