專利名稱:半導(dǎo)體裝置的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及半導(dǎo)體裝置全面采用的半導(dǎo)體基板與上層導(dǎo)電層的接點(diǎn)構(gòu)造。
隨著半導(dǎo)體裝置的高度集成、元件微型化,接點(diǎn)直徑也細(xì)微化,而且在一個(gè)裝置內(nèi)形成的接點(diǎn)個(gè)數(shù)也變得龐大,從而個(gè)體特性的改善影響著半導(dǎo)體裝置本身的特性。例如,隨著接點(diǎn)直徑的細(xì)微化,接觸電阻增大,在半導(dǎo)體裝置內(nèi)傳送信號時(shí)形成障礙,成為造成信號延遲和晶體管動(dòng)作不穩(wěn)定的因素。
而且,從接點(diǎn)泄漏到半導(dǎo)體基板的漏電流,就各個(gè)接點(diǎn)來說即便是電流較小場合,在對數(shù)干乃至數(shù)萬以上元件進(jìn)行集成化的半導(dǎo)體裝置中,也形成為大的泄漏電流,以后形成進(jìn)一步高度集成化的半導(dǎo)體裝置時(shí),占總消耗功率的比例就會(huì)增大。而且,還有隨著元件規(guī)模造成的半導(dǎo)體基板其濃度上升,接點(diǎn)的耐壓下降,使得工作電壓的限定沒有余地這種問題。
圖56示出現(xiàn)有技術(shù)接點(diǎn)構(gòu)造的截面圖。該圖中,101是包含第一導(dǎo)電型雜質(zhì),例如P型雜質(zhì)的半導(dǎo)體基板,102是在半導(dǎo)體基板101上層積的層間絕緣膜,103是層間絕緣膜2內(nèi)開口的接觸孔,104是接觸孔103內(nèi)埋設(shè)導(dǎo)電物質(zhì)形成的接點(diǎn),105是配置形成為與接點(diǎn)104相接的配線層,106示出的是形成在從接點(diǎn)104底部的半導(dǎo)體基板101表面開始至規(guī)定深度的區(qū)域內(nèi)的、包含第二導(dǎo)電型雜質(zhì)、例如N型雜質(zhì)的雜質(zhì)區(qū)。
如圖56所示構(gòu)成的接點(diǎn)構(gòu)造,在形成過程中使接觸孔103開口后,根據(jù)需要增加防漏電流用的離子注入,然后在接觸孔內(nèi)埋設(shè)多晶硅、鎢、鈦、鋁等導(dǎo)電物質(zhì),形成接點(diǎn)104。
圖57示出圖56所示現(xiàn)有接點(diǎn)構(gòu)造一例從接點(diǎn)104底部半導(dǎo)體基板101表面向深度方向的雜質(zhì)分布。雜質(zhì)區(qū)106第二導(dǎo)電型雜質(zhì)濃度從半導(dǎo)體基板101表面按深度增加方向緩慢減少。而且,半導(dǎo)體基板101的導(dǎo)電型即第一導(dǎo)電型的雜質(zhì)濃度在2.5μm深度內(nèi)為1×1016至1×1017cm-3之間。示意第一導(dǎo)電型雜質(zhì)濃度的曲線與示意第二導(dǎo)電型雜質(zhì)濃度的曲線相交的交點(diǎn)位于距半導(dǎo)體基板101表面的深度在0.5至0.64μm位置,這時(shí)雜質(zhì)濃度為1×1017cm-3量級的濃度。
而且,如圖58所示作進(jìn)晶體管時(shí),注入閾值控制用第一導(dǎo)電型雜質(zhì),形成雜質(zhì)層107。隨著規(guī)模法則接點(diǎn)直徑微細(xì)化,與有源區(qū)的接觸面積就較小,因而接觸電阻就上升。
而且,在使接點(diǎn)104與半導(dǎo)體基板101和雜質(zhì)層107相接觸形成的時(shí)候,由于照相制版工藝中的對準(zhǔn)誤差等,本來應(yīng)形成接點(diǎn)的位置不能形成接點(diǎn),處于與隔離氧化膜下硅表面相接觸狀態(tài),進(jìn)而就會(huì)產(chǎn)生漏電流增大這種問題。
此外,還有接點(diǎn)104的結(jié)耐壓隨著基板濃度的上升而不斷下降這類結(jié)耐壓問題。
綜上所述,這類現(xiàn)有接點(diǎn)構(gòu)造在結(jié)耐壓下降、漏電流增大、接點(diǎn)電阻增加等方面,以及要低價(jià)格生產(chǎn)產(chǎn)品所進(jìn)行的制造工藝的簡化,和元件間隔離所需的隔離耐壓保障等方面成問題。
本發(fā)明的半導(dǎo)體裝置,其特征在于包括第一導(dǎo)電型半導(dǎo)體基板;至少一層形成在所述半導(dǎo)體基板中的第一導(dǎo)電型雜質(zhì)層;透過至少一層所述雜質(zhì)層并延伸至距所述半導(dǎo)體基板主面規(guī)定深度的第二導(dǎo)電型雜質(zhì)區(qū),形成于所述半導(dǎo)體基板上與所述雜質(zhì)區(qū)相接觸的接觸導(dǎo)體。
而且,本發(fā)明的半導(dǎo)體裝置,至少一層所述雜質(zhì)層位于比所述雜質(zhì)區(qū)深的位置,而且不與所述雜質(zhì)區(qū)觸及。
而且,本發(fā)明的半導(dǎo)體裝置,多層所述雜質(zhì)層由所述雜質(zhì)區(qū)透過。
而且,本發(fā)明的半導(dǎo)體裝置,至少一層所述雜質(zhì)層其中具有與所述雜質(zhì)區(qū)相接觸的第一區(qū)和從所述第一區(qū)延伸的第二區(qū),所述第一區(qū)的雜質(zhì)濃度低于所述第二區(qū)。
而且,本發(fā)明的半導(dǎo)體裝置,所述雜質(zhì)區(qū)在多個(gè)所述雜質(zhì)層之間或跨所述一個(gè)雜質(zhì)層其雜質(zhì)濃度較低的位置有一終止底面。
而且,本發(fā)明的半導(dǎo)體裝置,所述雜質(zhì)區(qū)比所述接觸導(dǎo)體寬。
而且,本發(fā)明的半導(dǎo)體裝置,還包括與所述半導(dǎo)體基板所述主面上的所述雜質(zhì)區(qū)相接觸形成的第二導(dǎo)電型雜質(zhì)層。
再者,本發(fā)明的半導(dǎo)體裝置,所述接觸導(dǎo)體是與所述半導(dǎo)體基板所述主面上形成的元件隔離區(qū)相接觸形成的。
此外,所述接觸導(dǎo)體具有一相對于所述半導(dǎo)體基板所述主面傾斜進(jìn)入所述半導(dǎo)體基板的底面。
圖1是示意本發(fā)明實(shí)施例1的接點(diǎn)構(gòu)造截面圖。
圖2是示意本發(fā)明實(shí)施例1制造工序的流程圖。
圖3是示意本發(fā)明實(shí)施例1制造工序的流程圖。
圖4是示意本發(fā)明實(shí)施例1制造工序的流程圖。
圖5是示意本發(fā)明實(shí)施例1制造工序的流程圖。
圖6是示意本發(fā)明實(shí)施例1制造工序的流程圖。
圖7是示意本發(fā)明實(shí)施例1制造工序的流程圖。
圖8是示意本發(fā)明實(shí)施例1制造工序的流程圖。
圖9是示意本發(fā)明實(shí)施例1接點(diǎn)構(gòu)造的雜質(zhì)分布圖。
圖10是本發(fā)明實(shí)施例2接點(diǎn)構(gòu)造的截面圖。
圖11是本發(fā)明實(shí)施例3接點(diǎn)構(gòu)造的截面圖。
圖12是本發(fā)明實(shí)施例4接點(diǎn)構(gòu)造的截面圖。
圖13是本發(fā)明實(shí)施例4接點(diǎn)構(gòu)造的截面圖。
圖14是本發(fā)明實(shí)施例4接點(diǎn)構(gòu)造的截面圖。
圖15是本發(fā)明實(shí)施例5接點(diǎn)構(gòu)造的截面圖。
圖16是本發(fā)明實(shí)施例6接點(diǎn)構(gòu)造的截面圖。
圖17是示意本發(fā)明實(shí)施例6制造工序的流程圖。
圖18是示意本發(fā)明實(shí)施例6制造工序的流程圖。
圖19是示意本發(fā)明實(shí)施例6制造工序的流程圖。
圖20是示意本發(fā)明實(shí)施例6制造工序的流程圖。
圖21是示意本發(fā)明實(shí)施例7接點(diǎn)構(gòu)造的截面圖。
圖22是示意本發(fā)明實(shí)施例7制造工序的流程圖。
圖23是示意本發(fā)明實(shí)施例7制造工序的流程圖。
圖24是示意本發(fā)明實(shí)施例7制造工序的流程圖。
圖25是示意本發(fā)明實(shí)施例7制造工序的流程圖。
圖26是示意本發(fā)明實(shí)施例7制造工序的流程圖。
圖27是本發(fā)明實(shí)施例8接點(diǎn)構(gòu)造的截面圖。
圖28是示意本發(fā)明實(shí)施例8制造工序的流程圖。
圖29是示意本發(fā)明實(shí)施例8制造工序的流程圖。
圖30是示意本發(fā)明實(shí)施例8制造工序的流程圖。
圖31是示意本發(fā)明實(shí)施例8制造工序的流程圖。
圖32是示意本發(fā)明實(shí)施例8制造工序的流程圖。
圖33是示意本發(fā)明實(shí)施例8制造工序的流程圖。
圖34是本發(fā)明實(shí)施例9接點(diǎn)構(gòu)造的截面圖。
圖35是本發(fā)明實(shí)施例10接點(diǎn)構(gòu)造的截面圖。
圖36是本發(fā)明實(shí)施例11接點(diǎn)構(gòu)造的截面圖。
圖37是本發(fā)明實(shí)施例12接點(diǎn)構(gòu)造的截面圖。
圖38是本發(fā)明實(shí)施例13接點(diǎn)構(gòu)造的截面圖。
圖39是本發(fā)明實(shí)施例14接點(diǎn)構(gòu)造的截面圖。
圖40是本發(fā)明實(shí)施例14制造工序的流程圖。
圖41是本發(fā)明實(shí)施例14制造工序的流程圖。
圖42是本發(fā)明實(shí)施例14制造工序的流程圖。
圖43是本發(fā)明實(shí)施例14制造工序的流程圖。
圖44是本發(fā)明實(shí)施例14制造工序的流程圖。
圖45是本發(fā)明實(shí)施例14制造工序的流程圖。
圖46是本發(fā)明實(shí)施例15接點(diǎn)構(gòu)造的截面圖。
圖47是本發(fā)明實(shí)施例15制造工序的流程圖。
圖48是本發(fā)明實(shí)施例15制造工序的流程圖。
圖49是本發(fā)明實(shí)施例15制造工序的流程圖。
圖50是本發(fā)明實(shí)施例15制造工序的流程圖。
圖51中說明本發(fā)明實(shí)施例16所需的接點(diǎn)平面圖。
圖52中說明本發(fā)明實(shí)施例16所需的接點(diǎn)平面圖。
圖53中說明本發(fā)明實(shí)施例16所需的接點(diǎn)平面圖。
圖54中說明本發(fā)明實(shí)施例16所需的接點(diǎn)平面圖。
圖55是本發(fā)明實(shí)施例16接點(diǎn)構(gòu)造的截面圖。
圖56是現(xiàn)有技術(shù)接點(diǎn)構(gòu)造的截面圖。
圖57是示意現(xiàn)有技術(shù)接點(diǎn)構(gòu)造的雜質(zhì)分布圖。
圖58是現(xiàn)有技術(shù)接點(diǎn)構(gòu)造的截面圖。
實(shí)施例1圖1示出本發(fā)明實(shí)施例接點(diǎn)構(gòu)造截面圖。圖1中,1示出含第一導(dǎo)電型例如P型雜質(zhì)的硅單晶制成的半導(dǎo)體基板,2示出在半導(dǎo)體基板1上層積、由硅氧化膜等絕緣物質(zhì)制成的層間絕緣膜,3示出從層間絕緣膜2的上面開始與半導(dǎo)體基板1表面碰接形成有規(guī)定開口直徑、例如水平方向形成尺寸為1.0μm這種開口直徑的接觸孔,4示出由埋設(shè)于接觸孔3內(nèi)的導(dǎo)電性物質(zhì)制成的接點(diǎn),5示出由導(dǎo)電性物質(zhì)制成、配置形成在層間絕緣膜2上、與接點(diǎn)4相接的配線層,6、7分別示出形成于距半導(dǎo)體基板1表面不同深度位置、與半導(dǎo)體基板1相同含第一導(dǎo)電型例如P型雜質(zhì)的雜質(zhì)層,按靠近半導(dǎo)體基板1表面近的順序形成有雜質(zhì)層6、7。
8示出形成于比雜質(zhì)6、7深的位置,包含第一導(dǎo)電型、例如P型雜質(zhì)的雜質(zhì)帶。
該雜質(zhì)層6、7和雜質(zhì)帶8當(dāng)中最靠近半導(dǎo)體基板表面的雜質(zhì)層6在接點(diǎn)4附近形成晶體管時(shí),起到閾值調(diào)整用雜質(zhì)層的作用。9示出接點(diǎn)4下半導(dǎo)體基板1內(nèi)從半導(dǎo)體基板1表面一直到雜質(zhì)層6、7形成位置間形成的第二導(dǎo)電型雜質(zhì)區(qū)。而且,在該截面1中,相對于接點(diǎn)3水平方向的形成尺寸為1.0μm,雜質(zhì)區(qū)9水平方向的形成尺寸為1.2μm大小,為接點(diǎn)3水平方向形成尺寸1.2倍大小。
圖1所示的雜質(zhì)層6、7、雜質(zhì)帶8和雜質(zhì)區(qū)9在圖中是分別明確區(qū)分示意一定區(qū)域的,但實(shí)際上是在一定區(qū)域內(nèi)存在雜質(zhì)濃度分布,在帶狀雜質(zhì)層6、7、雜質(zhì)帶8的上端和下端濃度較小,而在該區(qū)間中點(diǎn)濃度較大。
接下來用圖2至圖8說明本實(shí)施例圖1接點(diǎn)構(gòu)造的制造方法。首先,如圖2所示,對P型半導(dǎo)體基板1進(jìn)行雜質(zhì)硼的注入,從半導(dǎo)體基板1表面一直到規(guī)定深度形成第一導(dǎo)電型雜質(zhì)帶8。
接下來,如圖3所示,與雜質(zhì)帶8的形成同樣,進(jìn)行雜質(zhì)硼的注入,通過調(diào)整該注入量和注入能量,在比雜質(zhì)帶8形成位置淺的位置形成第一導(dǎo)電型雜質(zhì)層7。接著,如圖4所示在比雜質(zhì)層7淺的位置形成第一導(dǎo)電型雜質(zhì)層6。
此后,如圖5所示用CVD技術(shù)或?yàn)R射等技術(shù)在半導(dǎo)體基板1表面整面上層積規(guī)定厚度的絕緣物質(zhì),例如硅氧化膜,形成層間絕緣膜2。然后,如圖6所示通過照相制版在層間絕緣膜2上形成去掉接點(diǎn)圖案的抗蝕劑圖案10。然后,如圖7所示將該抗蝕劑圖案10作為蝕刻掩模,對層間絕緣膜2進(jìn)行各向異性蝕刻,形成從層間絕緣膜2表面至半導(dǎo)體基板1表面的接觸孔3。此后,除去抗蝕劑圖案10。
接著,如圖8所示,進(jìn)行磷/砷雜質(zhì)注入,從雜質(zhì)7、雜質(zhì)帶8形成位置之間一直到半導(dǎo)體基板1表面,形成第二導(dǎo)電型例如N型雜質(zhì)區(qū)9。接下來,在接觸孔3內(nèi)埋設(shè)導(dǎo)電性物質(zhì)例如鎢或氮化鈦或多晶硅等,形成接點(diǎn)4,同時(shí)在層間絕緣膜2表面上形成導(dǎo)電性物質(zhì)制成的配線層5,可由此得到圖1所示的接點(diǎn)構(gòu)造。這里形成的配線層5在圖1所示場合是相對截面圖左右延伸配置的,但也可以配置在層間絕緣膜2表面上任意方向。
圖9示出圖1所示接點(diǎn)構(gòu)造接點(diǎn)4下部半導(dǎo)體基板1所含雜質(zhì)濃度從半導(dǎo)體基板1表面開始在深度方向上的分布圖。
如圖9所示,著眼于第一導(dǎo)電型雜質(zhì)濃度的話,隨著半導(dǎo)體基板1深度增大,分別形成有雜質(zhì)層6的極大點(diǎn)a、雜質(zhì)層7的極大點(diǎn)b、雜質(zhì)帶8的極大點(diǎn)c。著眼于第二層電型雜質(zhì)濃度的話,第一導(dǎo)電型雜質(zhì)極大點(diǎn)b與極大點(diǎn)c之間雜質(zhì)濃度最小位置(極小點(diǎn),或極大點(diǎn)與位于其下部距離最近的極小點(diǎn)之間區(qū)域)X處,互相交叉著表示第一、第二雜質(zhì)量的曲線。
具體來說,在雜質(zhì)區(qū)9底面與半導(dǎo)體基板1結(jié)位置處,由于不論雜質(zhì)區(qū)9還是半導(dǎo)體基板1雜質(zhì)濃度都較小,因而與雜質(zhì)濃度較大場合相比,即便是加上相同電壓,耗盡層也容易變寬,延伸范圍變大,直到加在接點(diǎn)上的電壓較大結(jié)才會(huì)擊穿,具有提高接點(diǎn)耐壓這種效果。此外,還有減少接點(diǎn)結(jié)電容這種效果,通過將這種接點(diǎn)構(gòu)造用于半導(dǎo)體裝置,可以做成性能出色的裝置。
實(shí)施例2圖10示出的是實(shí)施例1未形成圖1所示接點(diǎn)構(gòu)造雜質(zhì)帶8的接點(diǎn)構(gòu)造,本實(shí)施例中,雜質(zhì)區(qū)9的底面與雜質(zhì)濃度低的半導(dǎo)體基板1相接,成為接點(diǎn)耐壓提高的構(gòu)造。
實(shí)施例3圖11與實(shí)施例1在圖1所示接點(diǎn)構(gòu)造的接點(diǎn)4下部半導(dǎo)體基板1內(nèi)部形成雜質(zhì)區(qū)域9的構(gòu)造有所不同。實(shí)施例1中雜質(zhì)區(qū)9是在與雜質(zhì)層6、7兩層相接的狀態(tài)下配置形成的,但本實(shí)施例中,雜質(zhì)區(qū)9是僅與半導(dǎo)體基板1內(nèi)分別形成于不同深度的雜質(zhì)層6、7和雜質(zhì)帶8當(dāng)中最接近半導(dǎo)體基板1表面位置形成的雜質(zhì)層6相接狀態(tài)下配置形成的。
象這樣配置形成有雜質(zhì)區(qū)9的接點(diǎn)構(gòu)造當(dāng)中,雜質(zhì)層所含雜質(zhì)即第一導(dǎo)電型雜質(zhì)的分布圖與圖9所示場合相同,雜質(zhì)區(qū)9中的雜質(zhì)即第二導(dǎo)電型雜質(zhì)濃度相對于基板深度的函數(shù)關(guān)系,是在第一導(dǎo)電型雜質(zhì)峰a、峰b中間雜質(zhì)濃度極大點(diǎn)與位于其下部最近距離的極小點(diǎn)之間區(qū)域內(nèi),處于第一導(dǎo)電型雜質(zhì)量與第二導(dǎo)電型雜質(zhì)量相交叉的狀態(tài)。雜質(zhì)區(qū)9的底面在半導(dǎo)體基板1內(nèi)雜質(zhì)濃度較小位置處接合,因而接點(diǎn)4加上電壓時(shí),這部分耗盡層的延伸范圍變大,具有提高接點(diǎn)耐壓這種效果。
實(shí)施例4圖12就本發(fā)明其他實(shí)施例示出接點(diǎn)截面構(gòu)造。
圖12是在實(shí)施例1圖1所示截面構(gòu)造上附加設(shè)置雜質(zhì)層,在半導(dǎo)體基板1表面形成使第二導(dǎo)電型雜質(zhì)擴(kuò)散的雜質(zhì)層11。
圖13示出圖12所示接點(diǎn)構(gòu)造適應(yīng)MIS型晶體管源極/漏極電極時(shí)的截面構(gòu)造。圖13中,12示出開關(guān)晶體管的控制電極,11a、11b分別示出源極區(qū)域、漏極區(qū)域。此外,與先前說明所用標(biāo)號相同的標(biāo)號示出的是相同或相應(yīng)部分。源極區(qū)域11a、漏極區(qū)域11b其雜質(zhì)濃度設(shè)定為1×1018cm-3至1×1021cm-3,配置于距半導(dǎo)體基板1表面深度0.2μm之間位置形成的。
利用該圖13的接點(diǎn)構(gòu)造,與實(shí)施例1接點(diǎn)構(gòu)造相同,在電連接源極區(qū)域11a、漏極區(qū)域11b與配線層5的接點(diǎn)4的下部,借助于多次雜質(zhì)注入,使得雜質(zhì)層變成為形成有多個(gè)雜質(zhì)濃度峰和極小點(diǎn)的雜質(zhì)分布,來提高接點(diǎn)的結(jié)耐壓,而且可以減小結(jié)電容,具有可以形成性能出色半導(dǎo)體裝置這種效果。
圖14示出僅形成了雜質(zhì)層6、7當(dāng)中任意一層的時(shí)候。這種接點(diǎn)構(gòu)造中,雜質(zhì)區(qū)9的底面也是形成在雜質(zhì)層6或雜質(zhì)層7與還要深位置上形成的雜質(zhì)帶8之間的,因而與實(shí)施例1圖1所示接點(diǎn)構(gòu)造相同,結(jié)電容小,可以提高接點(diǎn)的結(jié)耐壓。
實(shí)施例5利用接點(diǎn)構(gòu)造截面15說明實(shí)施例5的接點(diǎn)構(gòu)造。圖15所示接點(diǎn)構(gòu)造,除了實(shí)施例1接點(diǎn)構(gòu)造之外,還在距半導(dǎo)體基板1表面至形成有雜質(zhì)層6的深度之間位置附加形成有雜質(zhì)層12。通過形成這種雜質(zhì)層12,半導(dǎo)體基板1內(nèi)第一導(dǎo)電型雜質(zhì)濃度極大點(diǎn)與位于其下部距離最近的極小點(diǎn)之間區(qū)域增加,雜質(zhì)區(qū)9的底面與半導(dǎo)體基板1的接合位置就容易設(shè)定在第一導(dǎo)電型雜質(zhì)濃度極大點(diǎn)與位于其下部距離最近的極小點(diǎn)之間區(qū)域。
此外,用圖15所示接點(diǎn)構(gòu)造形成是開關(guān)晶體管等時(shí)候,用多層雜質(zhì)層、具體來說,雜質(zhì)層12和雜質(zhì)層6兩層構(gòu)成溝道區(qū),進(jìn)行閾值調(diào)整,由于雜質(zhì)量較少,因而與借助于一次離子注入形成一層雜質(zhì)層、構(gòu)成溝道的情況相比,具有開關(guān)晶體管耐壓等特性提高這種效果。
實(shí)施例6用接點(diǎn)構(gòu)造截面16說明另一實(shí)施例的接點(diǎn)構(gòu)造,圖16所示接點(diǎn)構(gòu)造中,雜質(zhì)區(qū)9的形狀變成為在水平方向上比先前說明的實(shí)施例1雜質(zhì)區(qū)9大。象這樣由于使雜質(zhì)區(qū)9在水平方向上變大,在接點(diǎn)4上加電壓時(shí),可加大從雜質(zhì)層6、7與雜質(zhì)區(qū)9的結(jié)開始延伸的耗盡層延伸范圍,就可以進(jìn)一步提高接點(diǎn)耐壓。
接下來說明圖16所示接點(diǎn)構(gòu)造的制造方法。首先,如圖17所示,與實(shí)施例1相同,在半導(dǎo)體基板1內(nèi)形成第一導(dǎo)電型雜質(zhì)層6、7和雜質(zhì)帶8,再層積層間絕緣膜2,與實(shí)施例1相比,在層間絕緣膜2內(nèi)形成開口面積較大的接觸孔3。
接下來,如圖18所示,進(jìn)行磷/砷注入,與實(shí)施例1所示的相比,形成水平方向形成尺寸較大的雜質(zhì)區(qū)9,進(jìn)行處理時(shí)使雜質(zhì)分布與實(shí)施例1的圖9相同。這時(shí)雜質(zhì)區(qū)域9的水平方向形成尺寸比實(shí)施例1所示雜質(zhì)區(qū)域9的水平方向大小來得大,其形成尺寸為1.4μm大小。
然后,如圖19所示,利用CVD技術(shù)在接觸孔3內(nèi)和層間絕緣膜2上層積硅氧化膜等絕緣膜,然后進(jìn)行各向異性的蝕刻,在接觸孔3的內(nèi)壁僅剩下絕緣膜,形成側(cè)壁3a。由于形成這種側(cè)壁3a,因而接觸孔3開口徑實(shí)際減小,故而可以形成與實(shí)施例1所示接觸孔3相同大小的開口直徑1.0μm。因而,相對于接觸孔開口直徑(與接觸孔4水平方向形成尺寸相同尺寸)1.0μm,雜質(zhì)區(qū)9水平方向大小顯然是其1.4倍,為1.4μm形成尺寸。
接下來,在內(nèi)壁形成有側(cè)壁3a的接觸孔3內(nèi)和層間絕緣膜2上配設(shè)鋁等制成的配線層,然后通過圖案制版形成配線層5。
如上所述,采用先將接觸孔3比接觸孔實(shí)際開口直徑形成得較大,在雜質(zhì)區(qū)9離子注入后通過配設(shè)側(cè)壁3a使開口直徑減小這種方法,相對于接點(diǎn)4水平方向形成尺寸,使雜質(zhì)區(qū)9水平方向形成尺寸的大小設(shè)定為1.2倍大小尺寸,因而可以加大雜質(zhì)區(qū)9與半導(dǎo)體基板1、雜質(zhì)層6、7相接合面積,故而可以獲得高耐壓接點(diǎn)構(gòu)造。
即便是如實(shí)施例2、3中說明的使雜質(zhì)層數(shù)增減或變動(dòng)距半導(dǎo)體基板1表面深度形成雜質(zhì)區(qū)9這種構(gòu)造,還是可以與實(shí)施例6同樣形成為在水平方向有較大尺寸,同單通過開口直徑1.0μm接觸孔垂直向基板進(jìn)行離子注入所得到的雜質(zhì)區(qū)9的水平方向尺寸(1.2μm)相比,可以形成較大雜質(zhì)區(qū)形成尺寸,從而獲得接點(diǎn)耐壓提高的效果。
此外,還示出獲得與圖16相同、接點(diǎn)4下部形成的雜質(zhì)區(qū)9形成為在水平方向具有較寬廣面積的接點(diǎn)構(gòu)造的另一方法。首先,進(jìn)行與實(shí)施例1中至圖7制造工序相同的處理,在半導(dǎo)體基板1內(nèi)形成雜質(zhì)帶8、雜質(zhì)層7、6,再形成具有接觸孔3的層間絕緣膜2。這里形成的接觸孔3的開口直徑與實(shí)施例1形成的接觸孔的開口直徑相同,有一邊為1.0μm。
從此接觸孔3向半導(dǎo)體基板1注入雜質(zhì)時(shí),如圖20所示,通過向半導(dǎo)體基板1某一主面從垂直和傾斜方向注入雜質(zhì)離子,與單單向半導(dǎo)體基板1其一主面垂直注入雜質(zhì)的情況相比,可以在水平方向上形成大出0.2μm以上尺寸的雜質(zhì)區(qū)9。
象這樣斜向進(jìn)行雜質(zhì)離子注入,也可以獲得與圖16所示接點(diǎn)構(gòu)造相同效果的接點(diǎn)構(gòu)造。
這里示出的是雜質(zhì)區(qū)9水平方向的某一形成尺寸比實(shí)施例1半導(dǎo)體裝置雜質(zhì)區(qū)9的尺寸大0.2μm的例子,但這只是一個(gè)例子,不用說,可以使雜質(zhì)區(qū)9的水平方向形成尺寸大出0.2μm以上,可以使接點(diǎn)耐壓進(jìn)一步提高。
實(shí)施例7接下來說明另一實(shí)施例。圖21所示本實(shí)施例接點(diǎn)構(gòu)造與實(shí)施例1至6接點(diǎn)構(gòu)造不同之處在于,實(shí)施例1至實(shí)施例6中,雜質(zhì)層6、7和雜質(zhì)帶8分別在相同水平面上其雜質(zhì)濃度都是均勻的,但本實(shí)施例7中,分別配置形成有與雜質(zhì)層6相同深度比雜質(zhì)層6濃度小的低濃度雜質(zhì)層13,與雜質(zhì)層7相同深度比雜質(zhì)層7濃度小的低濃度雜質(zhì)層14。其他構(gòu)成與先前說明的實(shí)施例相同,相同標(biāo)號表示相同或?qū)?yīng)部分。
接下來說明圖21接點(diǎn)構(gòu)造的制造方法。首先,如圖22所示,與先前另一實(shí)施例相同,在第一導(dǎo)電型半導(dǎo)體基板1內(nèi)注入第一導(dǎo)電型雜質(zhì)離子,形成與實(shí)施例1相同的雜質(zhì)帶8,然后,在此雜質(zhì)帶8淺的位置進(jìn)行第一導(dǎo)電型雜質(zhì)離子注入,形成與實(shí)施例1的雜質(zhì)層7相比雜質(zhì)濃度較低的低濃度雜質(zhì)層14。
然后,如圖23所示,與形成低濃度雜質(zhì)層14時(shí)候相同,以比低濃度雜質(zhì)層14形成時(shí)小的雜質(zhì)注入能量進(jìn)行離子注入,在比低濃度雜質(zhì)層14淺的位置形成低濃度雜質(zhì)層13。
接下來,如圖24所示,在位于相對于接點(diǎn)4單側(cè)位置的區(qū)域,通過規(guī)定低濃度雜質(zhì)區(qū),形成與實(shí)施例1所示雜質(zhì)層7相同雜質(zhì)濃度的區(qū)域即雜質(zhì)層7a。形成雜質(zhì)層7a的區(qū)域已經(jīng)形成了低濃度雜質(zhì)層14,因而可以通過經(jīng)抗蝕劑掩模15增加注入第一導(dǎo)電型雜質(zhì)例如硼,來加大雜質(zhì)濃度。同樣,可以通過對形成有雜質(zhì)層7a的區(qū)域上配置有低濃度雜質(zhì)層13的區(qū)域,增加注入硼,形成與實(shí)施例1所示雜質(zhì)層6相同雜質(zhì)濃度的區(qū)域即雜質(zhì)層6a。然后除去抗蝕劑掩膜15。
然后,如圖25所示,在半導(dǎo)體基板1整面層積硅氧化膜等絕緣物質(zhì)制成的層間絕緣膜2達(dá)規(guī)定厚度,在層間絕緣膜2上低濃度雜質(zhì)層6a、7a形成區(qū)上形成除掉接觸孔3圖案的抗蝕劑圖案,以此作為掩模對層間絕緣膜2進(jìn)行各向異性的蝕刻,形成接觸孔3。除去抗蝕劑圖案后,如圖26所示,通過進(jìn)行磷/砷注入,與實(shí)施例1所示雜質(zhì)區(qū)9相同形成雜質(zhì)區(qū)9。接著,可以在接觸孔3中埋設(shè),在層間絕緣膜2上選擇性地配置形成由鋁等導(dǎo)電物質(zhì)制成的配線層5,形成圖21所示接點(diǎn)構(gòu)造。
這樣,通過在與雜質(zhì)區(qū)9另一區(qū)域接合面相接的區(qū)域和雜質(zhì)區(qū)9附近選擇的區(qū)域配置形成低濃度雜質(zhì)層13、14,在接點(diǎn)加有電壓時(shí),可以使從雜質(zhì)區(qū)9開始延伸的耗盡層的延伸范圍有選擇地導(dǎo)向低濃度雜質(zhì)層13、14一側(cè),從而可以達(dá)到降低電容的意圖。
實(shí)施例8接下來說明另一實(shí)施例。圖27所示接點(diǎn)構(gòu)造的截面圖中,標(biāo)號16是讓半導(dǎo)體基板1表面電氣分離相鄰元件用的LOCOS分離膜,此外,與先前說明所用標(biāo)號相同標(biāo)號表示相同或相應(yīng)部分。圖27所示的接點(diǎn)構(gòu)造與實(shí)施例1至5所示的接點(diǎn)構(gòu)造有所不同,LOCOS分離膜16形成后,對LOCOS分離膜端部進(jìn)行蝕刻,加工成接點(diǎn)4與LOCOS分離膜16的蝕刻截面相接的構(gòu)造,因而與接點(diǎn)4下部形成的雜質(zhì)區(qū)域9相接,形成多個(gè)雜質(zhì)層時(shí),在形成有LOCOS分離膜16區(qū)域的半導(dǎo)體基板1內(nèi),在LOCOS分離膜16內(nèi)注入雜質(zhì),故而雜質(zhì)層數(shù)比未形成LOCOS分離膜的區(qū)域少。
接下來說明圖27所示接點(diǎn)構(gòu)造的制造方法。首先,如圖28所示,在半導(dǎo)體基板1表面整面順序?qū)臃e氧化膜17、氮化膜18,然后,再有選擇地蝕除氮化膜和氧化膜,使得半導(dǎo)體基板1部分表面顯露出來。然后,如圖29所示,通過熱氧化處理,使顯露出來的半導(dǎo)體基板1的表面氧化,獲得由硅氧化膜制成的LOCOS分離膜16。
然后,如圖30所示,除去氮化膜18、氧化膜17,按照實(shí)施例1中形成雜質(zhì)帶8時(shí)相同條件離子注入半導(dǎo)體基板1所含的第一導(dǎo)電型雜質(zhì),例如硼,形成雜質(zhì)帶8a。這種雜質(zhì)帶8a由于半導(dǎo)體基板1表面隨LOCOS分離膜16的形成而隆起,形成級差,因而在半導(dǎo)體基板1內(nèi),雜質(zhì)濃度峰的形成位置是形成為有級差的雜質(zhì)帶8a這樣的。
然后,如圖31所示,對半導(dǎo)體基板1整面注入硼,使得未形成LOCOS分離膜16區(qū)域的半導(dǎo)體基板1內(nèi)的雜質(zhì)分布如圖9所示來形成雜質(zhì)層7b,接下來如圖32所示,調(diào)整注入能量等,再進(jìn)行硼的整面注入,在此雜質(zhì)層7b淺的位置上形成雜質(zhì)層6b。
接著在半導(dǎo)體基板1的整面上層積硅氧化膜等層間絕緣膜2達(dá)規(guī)定厚度,如圖33所示,在使LOCOS分離膜16的邊緣部分部分蝕刻除去狀態(tài)下形成接觸孔3。然后,在半導(dǎo)體基板1整面注入磷/砷等雜質(zhì)離子,靠從接觸孔3注入的雜質(zhì)在半導(dǎo)體基板內(nèi)雜質(zhì)層7b與雜質(zhì)層8a間形成底面,這樣形成雜質(zhì)區(qū)9。
然后,接接觸孔3內(nèi)埋設(shè)導(dǎo)電物質(zhì),形成接點(diǎn)4,并且在層間絕緣膜2整面層積導(dǎo)電物質(zhì),對這種導(dǎo)電物質(zhì)進(jìn)行圖案制版,形成配線層5,由此可得到圖27所示接點(diǎn)構(gòu)造。對于構(gòu)成接點(diǎn)4和配線層5的導(dǎo)電物質(zhì)來說,可以采用鋁、鎢、氮化鈦、多晶硅。
象這樣,與LOCOS分離膜16邊緣部分相接這樣形成接點(diǎn)4時(shí),雜質(zhì)區(qū)9的底面也形成在雜質(zhì)層7b、8a間,因而接點(diǎn)4加有電壓時(shí),雜質(zhì)區(qū)9的底面與雜質(zhì)濃度低的逆導(dǎo)電型區(qū)域相接,因而耗盡層寬度變大,具有提高接點(diǎn)耐壓這種效果。
而且,如圖27所示那樣處理接點(diǎn)4的規(guī)定截面時(shí),在接點(diǎn)4左右,雜質(zhì)層7b、8a形成深度不同,雜質(zhì)層6b僅形成在未形成LOCOS分離膜16的區(qū)域,可以在水平方向上也加大從雜質(zhì)區(qū)9與半導(dǎo)體基板1邊界開始延伸的耗盡層延伸范圍,從而可以使接點(diǎn)耐壓提高。
實(shí)施例9圖34示出使實(shí)施例8接點(diǎn)構(gòu)造適應(yīng)MIS型晶體管源極/漏極區(qū)域的構(gòu)造。圖34所示接點(diǎn)構(gòu)造,在有源區(qū)即半導(dǎo)體基板1表面形成有第二導(dǎo)電型雜質(zhì)層,該雜層成為源極/漏極區(qū)域11a。這樣,可以通過附加形成雜質(zhì)層,構(gòu)成晶體管的源極/漏極區(qū)域。
實(shí)施例10參照圖35說明實(shí)施例10。該實(shí)施例10與實(shí)施例8接點(diǎn)構(gòu)造不同之處在于,實(shí)施例8中圖27的接點(diǎn)構(gòu)造在半導(dǎo)體基板1內(nèi)形成與半導(dǎo)體基板1相同注入第一導(dǎo)電型雜質(zhì)的雜質(zhì)帶8a,但本實(shí)施例10中圖35的接點(diǎn)構(gòu)造不存在雜質(zhì)帶8a。
在這種接點(diǎn)構(gòu)造中,半導(dǎo)體基板1與雜質(zhì)區(qū)9的底面相接的PN結(jié)在半導(dǎo)體基板一側(cè)雜質(zhì)深度仍然較小,因而接點(diǎn)4加有電壓時(shí),與實(shí)施例8的場合相同,至半導(dǎo)體基板1一側(cè)的耗盡層延伸范圍變大,從而接點(diǎn)結(jié)耐壓提高。
實(shí)施例11參照圖36說明實(shí)施例11。本實(shí)施例11與實(shí)施例8在接點(diǎn)構(gòu)造上的不同之處在于,實(shí)施例8中圖27的接點(diǎn)構(gòu)造,在半導(dǎo)體基板1內(nèi)形成的雜質(zhì)區(qū)9是與雜質(zhì)層6b、7b任一層都直接形成,而雜質(zhì)區(qū)9的底面是形成為位于雜質(zhì)層7b與雜質(zhì)帶8a之間。
這種接點(diǎn)構(gòu)造,由于雜質(zhì)區(qū)9的底面形成為位于雜質(zhì)層6b、7b間第一導(dǎo)電型雜質(zhì)濃度小的區(qū)域,因而接點(diǎn)4加有電壓時(shí),從半導(dǎo)體基板1與雜質(zhì)區(qū)域9的PN結(jié)開始延伸的耗盡層在低濃度區(qū)部分形成得較寬,具有接點(diǎn)耐壓提高這種效果。
實(shí)施例12接下來參照圖37說明實(shí)施例12。本實(shí)施例12與實(shí)施例8在接點(diǎn)構(gòu)造上的不同之處在于,本實(shí)施例接點(diǎn)構(gòu)造中,除了實(shí)施例8中圖27接點(diǎn)構(gòu)造,還在半導(dǎo)體基板1表面附加形成有包含第一導(dǎo)電型雜質(zhì)的雜質(zhì)層12a。
通過該雜質(zhì)層12a的形成,有源區(qū)的雜質(zhì)層層數(shù)變?yōu)?層,從半導(dǎo)體基板1表面開始在深度方向上具有雜質(zhì)分布時(shí),隨著第一雜質(zhì)峰的個(gè)數(shù)增加,雜質(zhì)極小點(diǎn)個(gè)數(shù)也在增多,可以通過將雜質(zhì)區(qū)9的底面形成位置配置形成在雜質(zhì)極小點(diǎn)處,形成耗盡層容易變寬的接點(diǎn)構(gòu)造,具有可以使接點(diǎn)結(jié)耐壓提高這種效果。
實(shí)施例13參照圖38說明實(shí)施例13。本實(shí)施例與實(shí)施例8在接點(diǎn)構(gòu)造上的不同之處在于半導(dǎo)體基板1內(nèi)形成的雜質(zhì)區(qū)9的形狀,在實(shí)施例8的截面構(gòu)造中,雜質(zhì)區(qū)的水平方向尺寸為1.2μm量級大小,但在本實(shí)施例13中,雜質(zhì)區(qū)9的水平方向尺寸形成得稍大,為1.4μm量級大小。
雜質(zhì)區(qū)9的水平方向尺寸形成得較大,為1.4μm量級,因而雜質(zhì)區(qū)9與半導(dǎo)體基板1、雜質(zhì)層6b、7b的結(jié)面積實(shí)際較大,結(jié)的雜質(zhì)濃度下降,因而具有接點(diǎn)結(jié)耐壓提高這種效果。
這里示出的是雜質(zhì)區(qū)9水平方向形成尺寸比實(shí)施例1半導(dǎo)體裝置雜質(zhì)區(qū)9尺寸大0.2μm的例子,但這只不過是一例,不用說,通過使雜質(zhì)區(qū)9水平方向形成尺寸大出0.2μm以上,還可以進(jìn)一步提高接點(diǎn)耐壓。
實(shí)施例14接下來說明實(shí)施例14。先前說明的實(shí)施例8中,接點(diǎn)4是將部分LOCOS分離膜16的邊緣蝕刻除去,處于接點(diǎn)4與LOCOS分離膜10相接狀態(tài)這樣一種接點(diǎn)構(gòu)造,半導(dǎo)體基板1內(nèi)形成的雜質(zhì)層6b、7b和雜質(zhì)帶8a不論哪一種其雜質(zhì)濃度的峰值均在1×1017cm-3量級或以上值,具有高濃度。
如圖39所示,本實(shí)施例14接點(diǎn)構(gòu)造方法,其特征在于,形成于接點(diǎn)4下部半導(dǎo)體基板1的雜質(zhì)區(qū)9的邊界部和未形成LOCOS分離膜16的區(qū)域形成的雜質(zhì)層13a和14a中的一部分其雜質(zhì)濃度比實(shí)施例8中的小。
接下來說明圖39所示接點(diǎn)構(gòu)造的制造。首先,按照實(shí)施例8中圖28至圖30制造方法,在半導(dǎo)體基板1上分別形成LOCSO分離區(qū)16、再在半導(dǎo)體基板1第一導(dǎo)電型例如P勢阱內(nèi)形成第一導(dǎo)電型雜質(zhì)帶8a。然后,如圖40所示,靠離子注入注入第一導(dǎo)電型雜質(zhì),形成比實(shí)施例8雜質(zhì)層7b雜質(zhì)濃度小的低濃度雜質(zhì)層14a。接下來,如圖41所示,將雜質(zhì)注入能量設(shè)定得較小,形成雜質(zhì)濃度比實(shí)施例8雜質(zhì)層6b小的低濃度雜質(zhì)層13a。
然后,如圖42所示,對未形成LOCOS分離膜16的區(qū)域和LOCOS分離膜16的端部,即絕緣膜膜厚低于規(guī)定值的區(qū)域,形成抗蝕劑圖案19,然后以抗蝕劑圖案19為掩模,以與雜質(zhì)層14a形成時(shí)相同能量離子注入第一導(dǎo)電型雜質(zhì),在LOCOS分離膜16下部形成與實(shí)施例8雜質(zhì)層14相同濃度的雜質(zhì)層14b。
接下來,如圖43所示,抗蝕劑圖案19除去后,用CVD技術(shù)或測射等方法層積規(guī)定厚度的硅氧化膜等絕緣物質(zhì),再層積層間絕緣膜2。然后,如圖44所示,在層間絕緣膜2上面通過照相制版對除掉接觸孔圖案的抗蝕劑圖案進(jìn)行圖案制版,將該抗蝕劑圖案作為蝕刻掩模,對層間絕緣膜進(jìn)行各向異性蝕刻,將LOCOS分離膜16端部的一部分和層間絕緣膜2蝕刻除去,對接觸孔3進(jìn)行開口,除去抗蝕劑圖案19。
然后,如圖45所示,在半導(dǎo)體基板1的整面上離子注入第二導(dǎo)電型雜質(zhì)例如磷/砷,接觸孔3下部形成雜質(zhì)區(qū)9。該雜質(zhì)區(qū)9的底面與先前對另一實(shí)施例說明的接點(diǎn)構(gòu)造相同,形成為處于雜質(zhì)層14a與雜質(zhì)帶8所夾區(qū)域,使得第二導(dǎo)電型雜質(zhì)區(qū)9的底面相接的第一導(dǎo)電型半導(dǎo)體基板1的雜質(zhì)濃度較小。
接下來,用CVD技術(shù)或?yàn)R射等方法在接觸孔3內(nèi)埋設(shè)多晶硅等導(dǎo)電物質(zhì),形成接觸孔4,再在層間絕緣膜2上層積導(dǎo)電物質(zhì)。然后,經(jīng)照相制版、各向異性蝕刻等工序?qū)ε渚€層5形成圖案,可以形成圖39所示接點(diǎn)構(gòu)造。
圖39接點(diǎn)構(gòu)造中,與實(shí)施例1至8所示接點(diǎn)構(gòu)造相同,由于雜質(zhì)區(qū)9的底面同雜質(zhì)層14a與雜質(zhì)帶8a之間雜質(zhì)濃度小的區(qū)域相接,因而接點(diǎn)4加在電壓時(shí),從結(jié)點(diǎn)延伸的耗盡層處于容易延伸的狀態(tài)。因而可以使接點(diǎn)耐壓提高。
而且,通過形成低濃度雜質(zhì)層13a、14a,可以使接點(diǎn)4加有電壓時(shí)產(chǎn)生的耗盡層延伸范圍有選擇地延伸至低濃度雜質(zhì)層13a、14a一側(cè)。
實(shí)施例15圖46對實(shí)施例15的接點(diǎn)構(gòu)造示出其截面構(gòu)造。圖46所示構(gòu)造在接點(diǎn)4與無源區(qū)域的元件分離絕緣膜20相接位置A,接點(diǎn)4的一部分形成為埋入時(shí)具有距半導(dǎo)體基板1表面70度以上較陡角度,因此,接點(diǎn)4與半導(dǎo)體基板1表面相接面積實(shí)際變寬。
接下來,說明圖46所示接點(diǎn)構(gòu)造制造。首先如圖7所示,在半導(dǎo)體基板1上順序?qū)臃e硅氧化膜21與氮化硅膜22達(dá)規(guī)定厚度,然后,對位于欲形成元件分離絕緣膜20的區(qū)域上的硅氧化膜21和氮化硅膜22有選擇地除去。
接下來,如圖48所示,進(jìn)行各向異性蝕刻,形成規(guī)定深度的溝道23。形成溝道23時(shí),作為掩膜的硅氧化膜21與氮化硅膜22的端部所形成的溝道23的側(cè)壁蝕刻成與半導(dǎo)體基板1表面成70度以上角度。
然后,如圖49所示,在半導(dǎo)全基板1整面用CVD技術(shù)或?yàn)R射等方法形成作為元件分離絕緣膜20的硅氧化膜24,再通過研磨等方法有選擇地除去硅氧化膜24,形成作為溝道蝕刻掩膜的氮化硅膜22的表面顯露出來,進(jìn)行研磨等直到該氮化硅膜22的表面與硅氧化膜24的表面為相同高度為止,形成埋設(shè)于溝道23內(nèi)狀態(tài)的元件分離絕緣膜20。
然后,如圖50所示,順序有選擇地除去氮化硅膜22和硅氧化膜21。然后,同樣進(jìn)行實(shí)施例8、14中形成LOCOS分離膜16后的處理,如圖46所示的接點(diǎn)構(gòu)造,或者圖46構(gòu)造的雜質(zhì)層6a、7a也可以做成形成實(shí)施例14中13a、14a這種低濃度雜質(zhì)層的構(gòu)造。
利用這樣形成的接點(diǎn)構(gòu)造,與實(shí)施例1至14相同,做成在分別形成在雜質(zhì)層6a、7a、雜質(zhì)帶8的區(qū)域的間隙配置形成雜質(zhì)區(qū)9的底面,因而對接點(diǎn)4加上電源時(shí),耗盡層從雜質(zhì)區(qū)9的邊界部開始大大的延伸,因此,具有接點(diǎn)耐壓提高這種效果。
而且,元件分離絕緣膜20的端部與半導(dǎo)體基板1的邊界線可形成為與半導(dǎo)體基板平面成70度以上較陡角度,可以使接點(diǎn)4底面的形成面積實(shí)際上加大但不使接點(diǎn)開口面積增大,故而具有可以獲得良好的接觸電阻這種效果。
此外,如本實(shí)施例15那樣,即使采取接點(diǎn)4的一部分底面相對于半導(dǎo)體基板1表面按70度以上較陡角度傾斜的接點(diǎn)構(gòu)造,也可以如實(shí)施例9至13,附加作為源極/漏極區(qū)域的雜質(zhì)層以適應(yīng)MIS型晶體管,而且還可以增加、減少雜質(zhì)層6、7、雜質(zhì)帶8等。此外,即便改變雜質(zhì)區(qū)9的大小,也可以提高接點(diǎn)結(jié)耐壓。
實(shí)施例16實(shí)施例8至15中已經(jīng)對接點(diǎn)4形成于LOCOS分離膜16元件分離絕緣膜20附近的構(gòu)造作了說明。本實(shí)施例中,利用圖51至圖55進(jìn)一步說明接點(diǎn)4與LOCOS分離膜16或元件分離絕緣膜20的位置關(guān)系。
圖51至圖53中,1a示出半導(dǎo)體基板1表面的有效區(qū)域,25示出的是對LOCOS分離膜16與元件分離絕緣膜20進(jìn)行統(tǒng)稱的元件分離區(qū),此外,與先前說明所用標(biāo)號相同的標(biāo)號表示相同或相應(yīng)部分。與本圖中m-m截面圖相當(dāng)?shù)氖菆D27、圖39、圖46等所代表的接點(diǎn)構(gòu)造。
圖51中示出的是跨元件分離區(qū)域25與有效區(qū)域1a的一條邊界,在有效區(qū)域1a與元件分離區(qū)25的上部形成有接點(diǎn)4的狀態(tài)。而且,圖52中元件分離區(qū)域25處于曲折狀態(tài),接點(diǎn)4是跨元件分離區(qū)25與有效區(qū)域1a的兩條邊界形成的。圖53示出的是在線狀有效區(qū)域1a的端部接點(diǎn)4跨有效區(qū)域1a和元件分離區(qū)域25三條邊界配置形成的情況。這樣,接點(diǎn)4可以跨各種形狀的元件分離區(qū)域25來形成。
而且,圖54中示出的接點(diǎn)4在元件分離區(qū)25上開出接觸孔3,在接觸孔3內(nèi)埋設(shè)導(dǎo)電物質(zhì)形成接點(diǎn)4的狀態(tài),有效區(qū)域1a配置形成在接點(diǎn)附近。圖55示出圖54所示構(gòu)造的n-n截面圖。圖55中,與先前說明所用標(biāo)號相同的標(biāo)號表示相同或相應(yīng)部分。
圖55中示出元件分離膜25由LOCOS分離膜構(gòu)成的情況,在這種接點(diǎn)構(gòu)造的制造方法中,一直到層間絕緣膜2的層積是與另外的實(shí)施例同樣地形成的,通過部分除去元件分離區(qū)域25形成接觸孔3,然后從接觸孔3進(jìn)行與半導(dǎo)體基板1所含導(dǎo)電型相反導(dǎo)電型的雜質(zhì)注入,在半導(dǎo)體基板1內(nèi)部形成雜質(zhì)區(qū)9。接下來,在接觸孔3內(nèi)埋設(shè)導(dǎo)電物質(zhì),形成接點(diǎn)4,再在層間絕緣膜2上與接點(diǎn)4相接配置形成配線5。
圖55所示接點(diǎn)構(gòu)造中,在元件分離區(qū)25區(qū)域形成有接點(diǎn)4,元件分離區(qū)25下部形成為雜質(zhì)區(qū)9,但雜質(zhì)區(qū)9在其附圖中與低濃度半導(dǎo)體基板1相接形成PN結(jié),因而接點(diǎn)4加在電壓時(shí),耗盡層延伸范圍變大,具有接點(diǎn)結(jié)耐壓提高這種效果。
對于所說明的實(shí)施例制造方法,只要最終可獲得所要形成的接點(diǎn)構(gòu)造,不用說也可以采用所說明形成方法以外的形成方法。
本發(fā)明如上所述構(gòu)成,因而具有下述效果。
第一導(dǎo)電型半導(dǎo)體基板內(nèi),通過形成第一導(dǎo)電型雜質(zhì)層和第一導(dǎo)電型雜質(zhì)帶,第一導(dǎo)電型雜質(zhì)濃度隨半導(dǎo)體基板深度的分布具有極小點(diǎn)、極大點(diǎn),做成在雜質(zhì)層與雜質(zhì)帶之間形成第二導(dǎo)電型雜質(zhì)區(qū)底面的構(gòu)造,因而接點(diǎn)上加有電壓時(shí),此結(jié)產(chǎn)生的耗盡層容易變寬,使接點(diǎn)結(jié)耐壓提高,可以抑制漏電流產(chǎn)生,可以獲得具有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
通過使雜質(zhì)層數(shù)為一層或多層,可以調(diào)整雜質(zhì)分布的極小點(diǎn)、極大點(diǎn)個(gè)數(shù)以及在基板內(nèi)的形成位置,通過將雜質(zhì)區(qū)底面形成在極大點(diǎn)與位于其下部距離最近的極小點(diǎn)之間區(qū)域,在對接點(diǎn)加上電壓時(shí),該結(jié)產(chǎn)生的耗盡層容易變寬,使接點(diǎn)的結(jié)耐壓提高,可以抵制漏電流產(chǎn)生,從而可以獲得具有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
通過在半導(dǎo)體基板表面形成與雜質(zhì)區(qū)相同的第二導(dǎo)電型雜質(zhì)層,可以做成與MIS型晶體管對應(yīng)的構(gòu)造,MIS型晶體管的源極/漏極電極與各自電極配置形成的接點(diǎn)中,雜質(zhì)區(qū)底面構(gòu)成為與第一導(dǎo)電型雜質(zhì)濃度較低濃度的區(qū)域相接,因而可提高接點(diǎn)結(jié)耐壓,從而可以獲得具有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
可以在至少一部分與元件分離區(qū)相接的狀態(tài)下配置形成接點(diǎn),這種時(shí)候,形成于接點(diǎn)下部雜質(zhì)區(qū)底面也構(gòu)成為與第一導(dǎo)電型雜質(zhì)濃度為低濃度的區(qū)域相接的構(gòu)造,因而可以提高接點(diǎn)結(jié)耐壓,從而可以獲得具有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
接點(diǎn)與元件分離區(qū)相接配置形成時(shí),在元件分離區(qū)與接點(diǎn)相接的區(qū)域中,接點(diǎn)底面一部分是埋入在半導(dǎo)體基板內(nèi)的狀態(tài)下形成的,因而與接點(diǎn)底面一部分沿半導(dǎo)體基板主面水平形成時(shí)相比,底面面積加大,可以在不加大接點(diǎn)大小的情況下實(shí)際減小接觸電阻。通過埋入部分接點(diǎn)使與基板表面所成的角度變大,來加大底面面積,可進(jìn)一步降低接觸電阻,從而獲得具有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
雜質(zhì)層在與雜質(zhì)區(qū)相接的區(qū)域和與該區(qū)域相接具有任意寬度的區(qū)域即第一區(qū)域中,其雜質(zhì)濃度較小,在相同雜質(zhì)層內(nèi),在第一區(qū)域以外的第二區(qū)域內(nèi)其雜質(zhì)濃度較大,雜質(zhì)區(qū)與別的區(qū)域的接合位置中,接點(diǎn)加有電壓時(shí),可以使耗盡層有選擇地在低濃度的第一區(qū)域方向上延伸,可使接點(diǎn)結(jié)耐壓提高,從而獲得具有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
而且,相對于接點(diǎn)直徑使得雜質(zhì)區(qū)的水平方向形成尺寸為1.2倍大小來形成雜質(zhì)區(qū)水平方向形成尺寸,可以使接點(diǎn)結(jié)耐壓提高,從而獲得其有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
在接點(diǎn)下部第一導(dǎo)電型半導(dǎo)體基板內(nèi)形成的第二導(dǎo)電型雜質(zhì)區(qū)的底面構(gòu)成為與半導(dǎo)體基板內(nèi)第一導(dǎo)電型雜質(zhì)分布中的極大點(diǎn)與位于其下部距離最近的極小點(diǎn)之間區(qū)域相接,對接點(diǎn)加有電壓時(shí),該結(jié)產(chǎn)生的耗盡層容易變寬,可以使接點(diǎn)結(jié)耐壓提高,抑制漏電流產(chǎn)生,從而可以獲得具有穩(wěn)定特性的接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
未形成雜質(zhì)帶的接點(diǎn)構(gòu)造中,也在半導(dǎo)體基板內(nèi)形成雜質(zhì)層,具有規(guī)定的雜質(zhì)分布,成為在其極小點(diǎn)處配置形成雜質(zhì)區(qū)底面的構(gòu)造,因而接點(diǎn)加有電壓時(shí),結(jié)位置產(chǎn)生的耗盡層容易延伸,可以提高接點(diǎn)的結(jié)耐壓,從而可獲得具有穩(wěn)定特性接點(diǎn)構(gòu)造的半導(dǎo)體裝置。
權(quán)利要求
1.一種半導(dǎo)體裝置,其特征在于包括第一導(dǎo)電型半導(dǎo)體基板;至少一層形成在所述半導(dǎo)體基板中的第一導(dǎo)電型雜質(zhì)層;透過至少一層所述雜質(zhì)層并延伸至距所述半導(dǎo)體基板主面規(guī)定深度的第二導(dǎo)電型雜質(zhì)區(qū);形成于所述半導(dǎo)體基板上與所述雜質(zhì)區(qū)相接觸的接觸導(dǎo)體。
2.如權(quán)利要求1所述的半導(dǎo)體裝置,其特征在于,至少一層所述雜質(zhì)層位于比所述雜質(zhì)區(qū)深的位置,而且不與所述雜質(zhì)區(qū)觸及。
3.如權(quán)利要求1所述的半導(dǎo)體裝置,其特征在于,多層所述雜質(zhì)層由所述雜質(zhì)區(qū)透過。
4.如權(quán)利要求1所述的半導(dǎo)體裝置,其特征在于,至少一層所述雜質(zhì)層其中具有與所述雜質(zhì)區(qū)相接觸的第一區(qū)和從所述第一區(qū)延伸的第二區(qū),所述第一區(qū)的雜質(zhì)濃度低于所述第二區(qū)。
5.如權(quán)利要求1所述的半導(dǎo)體裝置,其特征在于,所述雜質(zhì)區(qū)在多個(gè)所述雜質(zhì)層之間或跨所述一個(gè)雜質(zhì)層其雜質(zhì)濃度較低的位置有一終止底面。
6.如權(quán)利要求1所述的半導(dǎo)體裝置,其特征在于,所述雜質(zhì)區(qū)比所述接觸導(dǎo)體寬。
7.如權(quán)利要求1所述的半導(dǎo)體裝置,其特征在于,還包括與所述半導(dǎo)體基板所述主面上的所述雜質(zhì)區(qū)相接觸形成的第二導(dǎo)電型雜質(zhì)層。
8.如權(quán)利要求1所述的半導(dǎo)體裝置,其特征在于,所述接觸導(dǎo)體是與所述半導(dǎo)體基板所述主面上形成的元件隔離區(qū)相接觸形成的。
9.如權(quán)利要求1~8中任一項(xiàng)所述的半導(dǎo)體裝置,其特征在于,所述接觸導(dǎo)體具有一相對于所述半導(dǎo)體基板所述主面傾斜進(jìn)入所述半導(dǎo)體基板的底面。
全文摘要
本發(fā)明解決隨半導(dǎo)體裝置的高度集成化,按規(guī)模原則使元件微細(xì)化時(shí),現(xiàn)有接點(diǎn)構(gòu)造中有結(jié)耐壓低這種問題。按照本發(fā)明,接點(diǎn)4下的雜質(zhì)區(qū)9的底面形成于半導(dǎo)體基板1內(nèi)規(guī)定深度,避開與雜質(zhì)區(qū)9相同導(dǎo)電型的雜質(zhì)層6、7和雜質(zhì)帶8的形成位置,與包含雜質(zhì)濃度低的相反導(dǎo)電型雜質(zhì)的半導(dǎo)體基板1相接,接點(diǎn)4加有電壓時(shí)耗盡層容易變寬,可以使結(jié)耐壓提高。
文檔編號H01L21/70GK1160292SQ9612310
公開日1997年9月24日 申請日期1996年12月9日 優(yōu)先權(quán)日1996年2月14日
發(fā)明者小森重樹, 山下朋弘, 犬石昌秀 申請人:三菱電機(jī)株式會(huì)社