專利名稱：半導體裝置及其制造方法
技術領域：
本發(fā)明一般說來涉及一種半導體裝置，特別是涉及一種由薄膜SOI—MOSFET(硅絕緣技術—金屬氧化物半導體場效應晶體管)組成的半導體裝置。本發(fā)明還涉及到制造這種半導體裝置的方法。


圖1是現(xiàn)有薄膜SOI—MOSFET(IEDM82—107—109)的剖視圖。參見圖1，現(xiàn)有薄膜SOI—MOSFET具有一個由單晶硅構(gòu)成的半導體基板1a。在半導體基板1a上有一層厚度為5000的絕緣層。元器件諸如晶體管(每一晶體管包括一個柵極8，源/漏層5，柵極絕緣7和近乎本征的硅薄層6)形成于絕緣層2上。形成于絕緣層2上邊的元器件基本上與半導體基板1a完全絕緣。當把這種構(gòu)造應用到諸如DRAM(動態(tài)隨機存取存儲器)這樣一種存儲裝置上去時，該器件就可避免軟錯誤并可減少結(jié)電容。于是，這種器件就有利于增加刷新時間和改善靈敏度。另一方面，當把這種構(gòu)造用于邏輯電路時，寄生電容被減小到使得晶體管的速度可以增加。此外，這種構(gòu)造與那種直接在半導體基板1a上形成元器件的情況相比性能非常優(yōu)越，因此，期待著應用到存儲裝置(諸如海量DRAM(256M))或者邏輯電路中去。
在示于圖1的現(xiàn)有薄膜SOI—MOSFET中，元器件之間都有一定的間隔，以保持彼此間的電絕緣。
圖2是部分剖視圖，該圖示出了一個現(xiàn)有技術的薄膜SOI—MOSFET，它的各個元器件由用現(xiàn)場氧化法(feild oxidation)形成的LOCOS(硅局部氧化)膜使之電絕緣。
示于圖2的透視圖示出了平行于柵極電極(字線)8的剖面100和垂直于柵極電極8的剖面101。
參見圖2。在半導體基板1a上形成了由二氧化硅組成的埋層氧化膜2。在埋層氧化膜2的上邊形成了LOCOS絕緣膜3b，用于在有源區(qū)之間進行隔離。有源區(qū)由溝道層4和源/漏層5組成。溝道層4被形成為沿字線延伸(在圖2中用箭號102表示其方向)，源/漏層5則與溝道層4毗鄰。溝道層4和源/漏層5的組合(有源區(qū))今后被稱之為SOI層6。柵極電極(字線)8形成在溝道層4的上邊，由硅氧化物組成的柵極絕緣層7夾在它們之間。LOCOS絕緣氧化膜3b的一個末端(鳥喙bird′s beak)10在邊界部分9與SOI層6接觸。今后，我們把半導體基板1a，埋層氧化膜2，LOCOS絕緣膜3b和SOI層6的組合叫作SOI基板1b。
圖3和圖4分別為沿圖2的A—A線和B—B線剖開的剖視圖。即圖3示出了一個沒有LOCOS絕緣膜3b的區(qū)域的剖面，圖4示出了具有LOCOS絕緣膜3b的末端部分10的部分的剖面?，F(xiàn)在參看圖3。圖3中的薄膜SOI—MOSFET具有就像在沒有LOCOS絕緣膜3b中所設計的那樣的尺寸，沒有什么問題。
但是，我們來看圖4，LOCOS絕緣膜3b的末端部分10在形成該末端部分(鳥喙)10的部分起著在柵極絕緣層7和SOI層6之間的氧化膜的作用。用作一個氧化膜的LOCOS絕緣膜3b的末端部分10形成了一個具有極其之薄的SOI層6的寄生SOI—MOS-FET。示于圖4的寄生SOI—MOSFET顯示出了與示于圖3的那些薄膜SOI—MOSFET的不同的特性。
假如不是由于鳥喙就不會形成的這種寄生SOI—MOSFET是由下述原因而形成的參看圖2和圖4。寄生SOI—MOSFET歸因于用于形成LO-COS絕緣膜3b的現(xiàn)場氧化。即在LOCOS絕緣膜3b的形成中，在SOI基底1b上邊首先形成一層薄氧化膜，并在這一薄氧化膜上形成用作硅氮化膜圖形的掩模(沒有畫出來)。接著，SOI基板1b通過用作硅氮化膜圖形的掩模被氧化。在這一時刻，在未被掩模覆蓋的部分上形成一層薄的硅氧化膜。在同一時刻，在掩模的一個末端部分形成了被稱作鳥喙(10)的硅氧化膜，以在硅氧化膜和SOI層6之間向上推掩模。由于其剖面形狀的緣故，該硅氧化膜被稱之為鳥喙。
在上邊提到的現(xiàn)場氧化中，掩模覆蓋了即將由源/漏層5和溝道層4形成的有源區(qū)。就像先前所說過的，其本身是一種歸因于現(xiàn)場氧化的鳥喙形成于該有源區(qū)的周圍。因此，當如圖2所示形成了柵極電極8之后，就不可避免地導致具有圖4所示的特有的構(gòu)造的具有用作一種氧化膜的鳥喙10的寄生SOI—MOSFET的自然形成。在LOCOS絕緣膜3b的形成中，避免形成被稱作鳥喙的末端部分10是不可能的。
在形成示于圖4的寄生SOI—MOSFET的部分中，SOI層6的厚度，小于在形成示于圖3的普通薄膜SOI—MOSFET的部分中的厚度。因此，示于圖4的寄生SOI—MOSFET在構(gòu)造上和示于圖3的SOI—MOSFET不同，就像前邊說過的那樣，它必須是最先形成的。
此外，示于圖4的寄生SOI—MOSFET的源極電流—柵極電壓特性與通常的薄膜SOI—MOSFET(示于圖3)的上述特性不同。
參看示于圖5B的一條觀察曲線12，漏極電流的對數(shù)值隨著柵極電壓的增加而成比例地增加，遵從理想的晶體管漏極電流—柵極電壓特性。當柵壓達到了晶體管的閾值時，相對于柵極電壓的增加的漏極電流的增加速率下降了。此后，漏極電流無視柵極電壓的增加而保持為恒定值。
但是，示于圖2的現(xiàn)有技術的薄膜SOI—MOSFET的漏極電流—柵極電壓特性卻給出了示于圖5A的觀察曲線11。我們來看示于圖5A的觀察曲線11。具有寄生SOI—MOSFET的示于圖2的薄膜SOI—MOSFET顯示出這樣一種特有的特性當柵極電壓增加的時候漏極電流比例于柵極電壓而增加，盡管在漏極電流達到恒定值之前出現(xiàn)了具有最大值點P和最小值點Q的被稱作駝峰(hump)電流的一種電流，但在此之后漏極電流保持為恒定值。
人們知道，示于圖5A的觀察曲線11是多個晶體管的特性的合成曲線，即，具有正確的尺寸精度的晶體管(示于圖3的普通SOI—MOSFET)的特性曲線(曲線12和13)和示于圖4的寄生SOI—MOSFET的特性曲線的合成。
現(xiàn)在參看示于圖5B的曲線12和13。漏極電流的對數(shù)值成比例地隨著柵極電壓的增加而增加，而后達到恒定值。當柵極電壓值在那些破壞這一比例關系的點被定義為閾值時，寄生SOI—SOS-FET的閾值(點T)小于具有正常尺寸的薄膜SOI—MOSFETR的閾值(點U)。當閾值電壓緩慢增加時，寄生SOI—MOSFET的漏極電流值比具有正常尺寸的薄膜SOI—MOSFET的漏極電流小。
另一方面，在柵壓為 時所呈現(xiàn)的漏極電流被稱之為截止態(tài)電流。截止態(tài)電流為 被看作是理想的，因為在晶體管的截止狀態(tài)下所呈現(xiàn)出來的漏極電流是與此相同的。但是在實際上，當晶體管處于截止狀態(tài)時漏極電流卻不為零而是一個小的電流。在示出了具有正常尺寸的薄膜SOI—MOSFET的特性曲線的圖5B的觀察曲線12中，漏極電流(截止態(tài)電流)在柵極電壓為 時，其值用字母R表示。另一方面在示出寄生SOI—MOSFET的特性曲線的觀察曲線13中。如圖所示漏極電流用字母S表示，這個電流比正常晶體管的漏極電流大得多。
就如上邊說過的那樣，截止態(tài)電流因寄生SOI—MOSFET的形成有害無利地增加了。這種現(xiàn)象必須最大限度地予以避免。為了抑制這一現(xiàn)象，可以增加寄生SOI—MOSFET的閾值，以此使示于圖5B的觀察曲線13接近觀察曲線14。
現(xiàn)有半導體裝置，特別是應用了LOCOS隔離技術的薄膜SOI—MOSFET是由具有正常尺寸的薄膜SOI—MOSFET(圖3)和寄生SOI—MOSFET(圖4)形成的。即由歸因于上述構(gòu)造而形成的兩種具有不同的特性曲線的薄膜SOI—MOSFET形成的。其結(jié)果是產(chǎn)生駝峰電流和增加截止態(tài)電流，同時使最終制得的半導體裝置功能混亂并降低動作容限。
有鑒于此，本發(fā)明的目的是提供一種應用了LOCOS隔離技術的薄膜SOI—MOSFET。
本發(fā)明的另一目的是在應用了LOCOS隔離技術的薄膜SOI—MOSFET中抑制駝峰電流的產(chǎn)生。
本發(fā)明的再一個目的是改善應用了LOCOS隔離技術的薄膜SOI—MOSFET使之能把截止態(tài)電流抑制到最小值。
本發(fā)明的再一個目的是改善應用LOCOS隔離技術的薄膜SOI—MOSFET的制作方法，使之有能力對駝峰電流和截止態(tài)電流進行抑制。
根據(jù)本發(fā)明的第一方面的半導體裝置具有有一個主表面的半導體基板。在半導體基板中形成了一個埋層隔離層，處于與主表面不相適的位置上。在半導體基板的主表面中形成一個LOCOS絕緣膜，以使有源區(qū)之間互相隔離。在有源區(qū)里形成了一個晶體管。該晶體管由一個柵極電極和一對源/漏層組成。柵極電極形成在有源區(qū)上面，并在有源區(qū)和柵極電極之間夾以絕緣層。源/漏層形成于半導體基板的主表面里邊，且在柵極電極的兩邊。在半導體基板里在埋層絕緣層的緊下邊形成有一個高濃度雜質(zhì)層。
在根據(jù)本發(fā)明的第2方面的半導體裝置的制作方法中，首先在半導體基板中在不與其主表面相連的位置處形成一個埋層絕緣層。在半導體基板中在埋層絕緣層的緊下邊形成一個高濃度雜質(zhì)層。在半導體基板的表面上形成用于使有源區(qū)彼此間相互絕緣的LOCOS絕緣膜。中間夾以柵極絕緣膜，在有源區(qū)上邊形成柵極電極。在柵極電極的兩側(cè)的有源區(qū)的表面中形成一對源/漏層。
在根據(jù)本發(fā)明的第1方面的半導體裝置中，高濃度雜質(zhì)層形成于半導體基板中埋層絕緣層的緊下邊，以此，在溝道層的更低的部位形成了一個弱反型區(qū)。這是因為高濃度雜質(zhì)層和形成在它上邊的晶體管的溝道層的工作職責之間的差異而引起的。
在根據(jù)本發(fā)明的第2方面的制作半導體裝置的方法中，高濃度雜質(zhì)層形成于埋層絕緣層的緊下邊，用這種辦法制得了一個在晶體管的溝道層的較低的部位里形成了一個弱反型區(qū)的半導體裝置。
當結(jié)合附圖對本發(fā)明進行下述更詳細地說明之后，本發(fā)明的上述和其他的目的，特點，方面和優(yōu)點都將更為明顯。
圖1是現(xiàn)有薄膜SOI—MOSFET的剖視圖。
圖2是用LOCOS膜使其元器件彼此之間電絕緣的現(xiàn)有薄膜SOI—MOSFET的部分剖視圖。
圖3是圖2中沿A—A線剖開的剖面圖。
圖4是圖2中沿B—B線剖開的剖面圖。
圖5A和5B示出了漏極電流—柵極電壓特性。
圖6是本發(fā)明的實施例1的半導體裝置的部分剖視圖。
圖7是圖6中沿A—A線剖開的剖面圖。
圖8是圖6中沿B—B線剖開的剖面圖。
圖9是實施例1的半導體裝置的能帶圖。
圖10到圖28的剖面圖逐個地示出了實施例1的半導體裝置制作方法的各個工序。
圖29是本發(fā)明的第2實施例的半導體裝置的部分剖面圖。
圖30到32的剖面圖逐個地示出了實施例2的半導體裝置的制作方法的各個工序。
圖33是本發(fā)明的第3實施例的半導體裝置的部分剖面圖。
圖34到37的剖面圖逐個地示出了實施例3的半導體裝置的制作方法的各個工序。
圖38到40的剖面圖逐個地示出了實施例3的半導體裝置的另外一種制作方法的各個工序。
圖41是本發(fā)明的實施例4的半導體裝置的部分剖視圖。
圖42到50的剖面圖逐個地示出了實施例4的半導體裝置制作方法的各個工序。
現(xiàn)在參照附圖對本發(fā)明的實施例進行說明。
實施例1圖6的部分剖視圖示出了本發(fā)明的實施例1的半導體裝置。圖7和圖8分別是沿圖6中的A—A線和B—B線剖開的剖面圖。示于這些圖中的半導體裝置除去下述各點之外和示于圖2到圖4的現(xiàn)有半導體裝置相同，因此，那些和現(xiàn)有技術相同或相當?shù)牟糠謽艘酝粎⒖紨?shù)字而免予贄述。
實施例1的半導體裝置在下邊這一點上和示于圖2到圖4的現(xiàn)有薄膜SOI—MOSFET不同。這一點是在SOI基板1b中在埋層絕緣層(氧化膜)2的緊下邊形成了一個與源/漏層5類型相同的雜質(zhì)的高濃度雜質(zhì)層15。柵極電極(字線)的寬度約0.5μm。由于這一高濃度雜質(zhì)層15的形成，特別是在寄生SOI—MOSFET的下邊在埋層絕緣層2的緊下邊形成，將獲得下述效果參看圖9。在埋層氧化膜2的緊下邊高濃度雜質(zhì)層15(就如即將在圖9中圖示說明的那樣具有P型)是這樣形成的SOI層6的能級低于在相同條件下，在整個埋層氧化膜2上形成的高濃度雜質(zhì)層15的能級，因此，在SOI層6和高濃度雜質(zhì)層15之間的工作職責之差得到了加強并在SOI層6的較低部位形成了一個弱反型區(qū)域54b。因而有可能得到一種相當于把負電位加到常規(guī)MOSFET(不包括SOI層的常用MOSFET)的N溝晶體管的背柵(backgafe)(形成于溝道區(qū)域的較低部位上)上去那種情況的狀態(tài)。在這種情況下，寄生SOI—MOSFET的閾值值增加了。因此可以得到一種SOI—MOSFET，其特性曲線與示于圖5B的觀察曲線相同。另外，可以除掉寄生SOI—MOSFET所產(chǎn)生的駝峰電流的影響。此外，還可以顯著地減小截止態(tài)電流。因此，晶體管的電學性質(zhì)得以穩(wěn)定。因而，可以禁止半導體裝置出現(xiàn)功能失常，同時表現(xiàn)出一種諸如增加操作容限的效果。
除此之外，通過調(diào)整在埋層氧化膜2的緊下邊形成的高濃度雜質(zhì)層15的雜質(zhì)濃度，可以改變晶體管閾值值的波動程度。
當在P溝晶體管形成區(qū)域的下邊形成了一個N型高濃度雜質(zhì)層的時候，和N溝晶體管的情況相反，借助于減小形成于它上邊的寄生SOI—MOSFET的閾值值，可以抑制駝峰電流的產(chǎn)生和截止態(tài)電流。
特別是當在由形成于同一基板上的N溝和P溝晶體管組成的薄膜SOI—MOSFET中在N溝和P溝晶體管形成區(qū)域的下邊形成了N型和P型高濃度雜質(zhì)層的時候。如上所述，就如已經(jīng)形成過的那樣，通過濃縮高濃度雜質(zhì)擴散層的辦法，可以把寄生SOI—MOSFET或具有正確尺寸的薄膜SOI—MOSFET的閾值值移到一個高電位或低電位。
現(xiàn)在描述示于圖6的實施例1的半導體裝置的制作方法。下邊的描述特別是針對具有形成于同一基板上的P溝和N溝晶體管的薄膜SOI—MOSFET的制作方法的。下邊的說明所使用的剖視圖相當于沿圖6中的B—B線剖開的一個剖面，它示出了由寄生SOI—MOSFET形成的一部分，即這樣一個部分在那里SOI層的厚度薄。
參看圖10。那兒已形成了一個SOI基板1b，它包括一個SIMOX(由已注入的氧隔離)半導體基板1a，一個埋層氧化膜2和一個由硅組成的SOI層6。把氧離子注入到其P型雜質(zhì)濃度約為1015離子/cm3的半導體基板1a中去，深度為距半導體基板1a的表面約1000到5000并形成厚度為2000—4000的由二氧化硅組成的埋層氧化膜2，就制成了SOI基板1b。歸因于在半導體基板1a中埋層氧化膜2的這么一種形成方法。在靠近半導體基板1a的表面(此處無氧子注入)的地方以自對準的形式形成了厚約1000的SOI層6。今后，把SOI層6稱作硅層3a。這種實際上是半導體基板1a的一部分的硅層3a今后被(為了使說明簡化起見)說成一個與半導體基板1a無關的層。由半導體基板1a特別處理過的埋層氧化膜2也被描述成一層與半導體基板1a無關的層。因此，作為一種當然的結(jié)果，硅層3a具有和形成于埋層氧化膜2下邊的半導體基板1a中所包含的雜質(zhì)有相同類型和相同濃度的雜質(zhì)。
參看圖11。在并非要形成N溝晶體管區(qū)的區(qū)域上邊形成了一個光刻膠膜圖形16。接著，以此光刻膠膜16為掩模，以注入率為1015離子/cm2從垂直于基板表面的方向上注入硼離子(B)17或其他離子。由于硼17的這樣一種注入方法，在埋層氧化膜2的緊下邊直到距半導體基板1a的上表面約3000的深度，形成了雜質(zhì)濃度為1015離子/cm3的一個P型高濃度雜質(zhì)層18。接著，光刻膠膜16被除掉。
參看圖12。在非P溝晶體管形成區(qū)域的區(qū)域上形成了一個光刻膠膜圖形19。把光刻膠膜19用作掩模以1015離子/cm2的注入率從垂直于基板1a的方向上注入砷離子(As)20，因此，在埋層氧化膜2的緊下邊的部分，直到距半導體基板1a的上表面深約3000A處，形成了一個N型高濃度雜質(zhì)層21。之后，除掉光刻膠膜19。
參看圖13。在非N溝晶體管形成區(qū)域的區(qū)域上邊形成一個光刻膠膜圖形22。然后把光刻膠膜22用作掩模，以1015離子/cm2的注入率從垂直于基板1a的方向上注入砷(As)離子23，以形成一個包含P型雜質(zhì)的N溝晶體管的P型有源區(qū)。之后，除掉光刻膠膜22。
參看圖14。在非P溝晶體管形成區(qū)域的區(qū)域上形成了光刻膠膜圖形25。從垂直于基板1a的方向上以1015離子/cm2的注入率注入硼(B)離子26，以形成P溝晶體管的N型有源區(qū)27。然后，除掉光刻膠膜25。
參看圖15。整個半導體裝置的表面已被氧化，以形成厚約100到200的極其之薄的底層氧化膜28。用CVD(化學氣相淀積)法在底層氧化膜28上邊淀積一層厚約3000的用作現(xiàn)場氧化掩膜的硅氮化膜29。
接著，形成一個貫穿整個光刻工序的光刻膠圖形(沒有畫出來)以僅僅覆蓋有源區(qū)24和27的部分。把此光刻膠圖形用作掩模以各向異性地刻蝕硅氮化膜29。之后，除掉光刻膠圖形，以獲得一個在現(xiàn)場氧化中用作掩模的硅氮化膜24。
參看圖17。硅氮化膜29被用作掩模去完成現(xiàn)場氧化。現(xiàn)場氧化在包含氫和氧的氣氛中在950℃進行約15分鐘，以形成最大膜厚約2000的LOCOS絕緣膜3b。在這一時刻，在形成LOCOS絕緣膜3b的同時，在已經(jīng)形成的有源區(qū)24和27的上邊還形成了LOCOS膜3b的一個末端部分10。把示出了現(xiàn)場氧化之前和之后的圖16和圖17彼此進行比較，在現(xiàn)場氧化之后有源區(qū)24和27被部分地氧化了，并由于轉(zhuǎn)換成LOCOS絕緣膜3b(或者其末端部分10)或者由氧化膜(10)所施加的壓力，就像已經(jīng)形成了的那樣在厚度上減小了。之后，除掉硅氮化膜。
參看圖18。接著在半導體基板1a上用CVD法淀積一層厚度為100到200的二氧化硅層，以形成一個底層氧化膜30a。
參看圖19。用CVD法在底層氧化膜30a上淀各一層含有雜質(zhì)的多晶硅層，以形成厚約2000的多晶硅層31a。
參看圖20。用光刻技術在多晶硅層31a的上邊形成具有字線形狀的光刻膠膜圖形32。
參看圖20和11。把此光刻膠膜32用作掩模各向異性地刻蝕多晶硅層31a，以形成用作柵極電極的字線31b。字線31b被形成為寬為5000，厚度為1000。另一方面，柵極絕緣膜30a被形成為厚度為100到200。
參看圖21和22。除掉光刻膠膜32，之后，在N溝晶體管形成區(qū)域里形成N型低濃度雜質(zhì)層35，為的是在用于確定晶體管的源/漏區(qū)的有源區(qū)形成LDD(輕摻雜漏極)構(gòu)造。N型低濃度雜質(zhì)層35用下述方法形成用光刻技術，在非N溝晶體管形成區(qū)的區(qū)域上邊形成光刻膠膜33。之后，把此光刻膠膜33用作掩模從垂直于基板1a的方向上注入砷(As)離子34，以形成N型低濃度雜質(zhì)層35。之后，除掉光刻膠膜33。
參看圖23。用光刻技術在非P溝晶體管形成區(qū)的區(qū)域上邊形成一個光刻膠膜36。把此光刻膠膜36用作掩模從垂直于基板1a的方向上注入硼離子37，以形成P型低濃度雜質(zhì)層38。然后，除掉光刻膠膜36。
參看圖24。用CVD技術在半導體基板1a上邊形成一個由二氧化硅組成的絕緣膜39以覆蓋字線31b。
參看圖24和25。絕緣層39被各向異性地刻蝕回到原處以在字線31b的側(cè)壁上形成側(cè)壁隔離片40。在這一時刻，底層氧化膜30a也被刻蝕以便僅僅在字線31b下邊留作柵極絕緣膜30b。
參看圖26。用光刻技術在非N溝晶體管形成區(qū)的區(qū)域上邊形成一個光刻膠膜41。以此光刻膠膜41為掩模，在垂直于基板1a的方向上以以注入率1015離子/cm2注入砷(As)離子42，以形成雜質(zhì)濃度約1020離子/cm3的N型高濃度雜質(zhì)層43。然后，除掉光刻膠膜41。
參看圖27。用光刻技術，在非P溝晶體管形成區(qū)的區(qū)域上形成一個光刻膠膜圖形44。以此光刻膠膜44為掩模在垂直于基板1a的方向上以1015離子/cm2的注入率注入硼(B)離子45，以形成濃度約為1020離子/cm3的P型高濃度雜質(zhì)層46。
這樣一來，就形成了N溝和P溝晶體管的LDD構(gòu)造源/漏區(qū)域4a和4b。而且，在有源區(qū)里，具有正常尺寸的薄膜SOI—MOS-FET和包括LOCOS膜3b的末端部分10的寄生SOI—MOSFET就形成了。
借助于參照圖28，說明形成DRAM的存儲單元的一種情況。為了簡化的目的，下邊的說明僅僅與N溝晶體管形成區(qū)有關。首先，字線31b被絕緣層47a覆蓋起來。身為源/漏區(qū)4a的一部分的、形成于高濃度雜質(zhì)層43上邊的自然氧化膜用干蝕法除掉以形成源/漏區(qū)4a的露出來的表面(在圖28的剖面圖中沒有畫出這一工序)。在半導體基板1a的上邊形成了由存儲節(jié)點48，高介電層4a和單元鍍層(Cell Plates)組成的電容器以便與源/漏區(qū)4a接觸(在圖28中沒有畫出那些源/漏區(qū)4a和存儲節(jié)點48彼此接觸的部分)。之后，在半導體基板1a上邊形成了一個多焊盤(Polypad)52a。在半導體基板1a上邊形成了一個絕緣層47a以覆蓋電容器51和多焊盤52a。在絕緣層47b中形成了接觸孔以部分地露出多焊盤52a的一個表面。在半導體基板1a上形成了位線52b以便通過接觸孔與多焊盤52a相連接。在半導體基板1a上邊形成一種絕緣層47c以覆蓋位線52b。在絕緣層47c上形成金屬導線53，以此完成DRAM。
根據(jù)本實施例，如圖6，7和8所示，沿著整個將形成SOI基板1b的區(qū)域形成了高濃度雜質(zhì)層15。即，高濃度雜質(zhì)層15也形成于一個并非形成寄生SOI—MOSFET的區(qū)域(見圖8)的部分，即在具有正確尺寸的薄膜SOI—MOSFET的下邊。就如從對柵極電壓的增加而飽和的電流值所弄明白的那樣，比起以正常的尺寸形成的薄膜SOI—MOSFET來，流入寄生SOI—MOSFET的漏極電流非常之小。作為一種當然的事實，當有兩種供給差別極大的電流值的晶體管時，加到相當于背柵部分上的電壓將產(chǎn)生不同的影響。就是說，寄生SOI—MOSFET顯著地受背柵電壓的影響。另一方面，具有正常尺寸的薄膜SOI—MOSFET和寄生SOI—MOSFET不同，很難受背電位的影響，因為一個非常大的電流值流過它的源/漏區(qū)。
因此，即便是在溝道區(qū)域的較低部分形成了一個弱反型區(qū)，晶體管本身的閾值也不會明顯地波動。因而，半導體裝置就具有穩(wěn)定的電學性質(zhì)。
實施例2圖29的部分剖視圖示出了本發(fā)明的第2施例的半導體裝置。示于圖29的半導體裝置除去下述一點之外和示于圖2的現(xiàn)有技術的半導體裝置相同。因此對那些與現(xiàn)有裝置相同或相當?shù)牟糠謽艘韵嗤膮⒖紨?shù)字，免予贄述。
示于圖29的半導體裝置在下述一點與示于圖2的半導體裝置不一樣在埋層氧化膜2的緊下邊在用于形成薄膜SOI—MOSFET的下邊形成了一個含有與源/漏區(qū)4具有同型雜質(zhì)的高濃度雜質(zhì)層55。
在實施例1中，盡管沿著形成SOI基板1b的區(qū)域的整個表面形成了高濃度雜質(zhì)層15，但在用于形成LOCOS絕緣膜的部分，即在實施例2中的一個無源部分卻沒有形成高濃度雜質(zhì)層。但是，在實施形態(tài)2中，在形成于有源區(qū)與無源區(qū)之間的邊界區(qū)里的寄生SOI—MOSFET的一個較低的部位卻形成了高濃度雜質(zhì)層55，因此，在SOI層6和形成于埋層氧化膜2夾層的上邊和下邊部分的高濃度雜質(zhì)層55的工作職責的差別增加了。于是，在寄生SOI—MOSFET的溝道層的較低部位形成了一個弱反型區(qū)。因而就得到了一種把負電位加到?jīng)]有SOI構(gòu)造的MOSFET的背柵上去的狀態(tài)。上述MOSFET直接形成于半導體基板的上邊。這樣一來，就有可能增加寄生SOI—MOSFET的閾值值以消除寄生SOI—MOS-FET所引起的駝峰電流所產(chǎn)生的影響并大大地減小截止態(tài)電流，以使晶體管的電學性質(zhì)穩(wěn)定化?，F(xiàn)在借助于參照沿B—B線剖開的剖而圖，已描述了示于圖29的制作半導體裝置的一種方法。
參看圖30。和實施例1同樣地形成了一個SOI基板1b。用光刻技術在非N溝晶體管形成區(qū)域的區(qū)域上形成了一個光刻膠圖形56。身為P型雜質(zhì)離子的硼(B)離子57以1015離子/cm2的注入比在垂直于基板1b上注入進來，以在埋層氧化膜2的緊下邊在半導體基板1a的靠上部分形成P型高濃度雜質(zhì)層55。然后，除掉光刻膠圖形56。
參看圖31。在非P溝晶體管形成區(qū)域的區(qū)域上形成了光刻膠圖形58。把此光刻膠圖形58用作掩模來注入身為N型雜質(zhì)離子的砷(As)離子59，方向為垂直于基板1a的方向，以此在半導體基板1a靠上部分形成N型高濃度雜質(zhì)層55b。高濃度雜質(zhì)層55a和已經(jīng)形成的55b一樣其濃度約為1020離子/cm3。
其次，用和實施例1同樣的形式形成了包括有柵極電極31b的薄膜SOI—MOSFET，以得到示于圖30的半導體裝置。
顯然如圖30所示在實施例2中，高濃度雜質(zhì)層55先于LO-COS絕緣膜3b和SOI層6的形成而形成，但本發(fā)明并不受限于此。作為一種可供選擇的方法，高濃度雜質(zhì)層55可以用在用于在SOI層6中形成源/漏區(qū)的雜質(zhì)離子注入工藝中調(diào)整離子注入能量或離子注入率的辦法來形成高濃度雜質(zhì)層55。倘采用這種方法，有可能簡化用于形成光刻膠圖形的光刻工序和除掉光刻膠膜的工序。
和上邊關于實施例1的說明相類似，當形成于其上邊的薄膜SOI—MOSFET是N型晶體管時，形成高濃度雜質(zhì)層的雜質(zhì)理想的是P型，而當薄膜SOI—MOSFET是由P溝晶體形成的時候，則形成高濃度雜質(zhì)層的雜質(zhì)理想的是N型。也有可能必須應用另外一種組合，即為了把寄生SOI—MOSFET的閾值改變?yōu)樗Ｍ碾娖剑贜溝晶體管的靠下部分形成一個N型高濃度雜質(zhì)層。
實施例3圖33是本發(fā)明的實施例3的半導體裝置的部分剖視圖。示于圖33的半導體裝置除去下述一點之外和示于圖29的半導體裝置相同，所以，和示于圖29的那些部分相同或相當?shù)牟糠侄紭艘韵嗤膮⒖紨?shù)字而免予贄述。實施例3的半導體裝置和實施形態(tài)2的半導體裝置在下述一點上是不同的高濃度雜質(zhì)層56僅僅形成于在LOCOS絕緣膜3b和SOI層6之間的交界部分的下邊。高濃度雜質(zhì)層56為N型或P型。在實施形態(tài)3的半導體裝置中，高濃度雜質(zhì)層56被形成于已經(jīng)形成了寄竽SOI—MOSFET的部分的下邊。由于在高濃度雜質(zhì)層56與形成于對埋層氧化膜2的中間位置更靠上和更靠下部位的溝道區(qū)5之間的工作職責的差異，在溝道層5的較低部位形成一個弱反型區(qū)是可能的。這樣一來，就可以獲得與實施例1和2的那些效果相同的效果，以增加寄生SOI—MOSFET的閾值。因此，抑制駝峰電流和減少截止態(tài)電流以提供一種具有穩(wěn)定的電學性能的半導體裝置是可能的。
現(xiàn)在，描述含于高濃度雜質(zhì)層56中的雜質(zhì)的電導率類型。當已形成了一個N溝晶體管的時候，在高濃度雜質(zhì)層56用一種P型雜質(zhì)制成時閾值就增加，但當高濃度雜質(zhì)層56用一種N型雜質(zhì)制成時，閾值就會減小。在P溝晶體管的情況下將得到相反的結(jié)果。歸因于這樣的特性，借助于適當?shù)馗淖儼诟邼舛入s質(zhì)層56中的離子種類及其濃度，就可以在需要一種具有駝峰電流的有特色的電學性質(zhì)的裝置中制得有不同性質(zhì)的晶體管。
現(xiàn)在借助于參考沿D—D線剖開的部面圖，已描述示于圖33的實施例3的一種制作半導體裝置的方法。
參看圖34。和實施例1一樣，已形成了一個由半導體基板1a(P型)、埋層氧化膜2和硅層3a組成的SOI基板1b。
然后，用加熱處理硅層3a的整個上表面或用CVD法形成整個膜，形成一個底層氧化膜28，其厚度為100到200。在底層氧化膜28的上邊形成厚度為3000的硅氮化膜29并用光刻技術使之形成圖形以僅僅剩下用作有源區(qū)的區(qū)域，以此形成一個硅氮化膜29的圖形。
參看圖35。把身為P型雜質(zhì)的硼(B)或身為N型雜質(zhì)的砷(As)以對于垂直方向約30°角的方向輪流地注入到SOI基板1b中去。這一離子注入是在離子注入率為1015離子/cm2的情況進行的。使得用這一離子注入法所形成的高濃度雜質(zhì)層56的雜質(zhì)濃度約為1020離子/cm3。在此時刻，雜質(zhì)離子也被注入到定位于硅氮化膜之下的埋層氧化膜2中去以形成一個雜質(zhì)注入層58，因為硅氮化膜29以一個大的厚度部分地形成于SOI基板1b的上邊。但是，形成在一種絕緣物質(zhì)中的雜質(zhì)注入層58對別的區(qū)域絕對不產(chǎn)生電學影響。因此，不會由此雜質(zhì)注入層58引起任何問題。
為了簡化圖示說明，圖36和37中略去了這種雜質(zhì)注入層58。
參看圖35和36。把硅氮化膜29用作掩模在950℃在含有氫和氧的氣氛中執(zhí)行約15分鐘的加熱，以形成最大厚度為2000的LOCOS絕緣膜3b。在此時刻，定位于硅氮化膜的下邊且未被這樣的現(xiàn)場氧化所氧化的硅層3a的一部分用一種自對準的形式確定有源區(qū)。之后，除掉硅氮化膜29和底層氧化膜28。
參看圖37。用CVD法形成了由二氧化硅組成的厚約100到2000的絕緣層7，此外，還形成了(用CVD法)厚約2000的字線(柵極電極)8。在此時刻，寄生SOI—MOSFET所提供的部分剖面，即沿圖37中的E—E線剖開的剖面和示于圖19的部分剖面是一樣的。
然后進行與實施例1相同的處理，以得到示于圖33的半導體裝置。
雖然LOCOS膜是在形成高濃度雜質(zhì)層56之后用上面提到的方法形成的。但是，后者可以在前者形成之后形成。
實施例3的半導體裝置可以改用下述方法形成參看圖38。首先形成一個SOI基板1b。然后，形成LOCOS絕緣膜3b和SOI層6。參看圖39。在SOI層6和LOCOS絕緣膜3b的末端部分10的上邊形成厚約10000的光刻膠膜59的圖形。把光刻膠膜59用作掩模，用輪模離子注入技術注入雜質(zhì)離子57以在半導體基板1a中埋層氧化膜2的緊下邊形成高濃度雜質(zhì)層56。用這種方法就制得了與上邊說過的半導體裝置有相同的構(gòu)造的半導體裝置。
在首先形成LOCOS絕緣膜3b，然后形成高濃度雜質(zhì)層56的方法中，工序可用下述方法簡化參看圖40。用具有硅氮化膜29和光刻膠膜59這兩層構(gòu)造的膜形成選擇性地注入雜質(zhì)離子所必須的掩膜。這樣一來，就不必在現(xiàn)場氧化和雜質(zhì)離子注入的每一道工序都除掉光刻膠膜59或者硅氮化膜29，因而有效地簡化了工序。
實施例4圖41是本發(fā)明的實施例4的半導體裝置的部分剖視圖。雖然實施例1到3都說的是平面晶體管，實施例4與實施例1有一個不同之處實施例4中在SOI基板1b中形成臺面晶體管。
參看圖41。臺面晶體管由柵極電極66b，柵極氧化膜65b，溝道層60，和源/漏層61組成。為了使有源區(qū)彼此之間電絕緣附加上了絕緣層63a和63b。在埋層氧化膜2的緊下邊形成了一個高濃度雜質(zhì)層15。
圖42是沿圖41中的F—F線剖開的剖面圖，它示出了一個形成寄生SOI—MOSFET的部分。
臺面晶體管的有源層62a一般是用各向異性地刻蝕含有雜質(zhì)原子的硅層的辦法形成的。盡管理論上可以想像靠這種各向異性刻蝕硅層所得到的有源區(qū)62a的側(cè)壁表面將垂直于SOI基板1b，但實際上被刻蝕層上邊的部分易于刻蝕而下邊部分難于刻蝕。因此，如圖42所示，柵極電極(字線)66b和有源層62a具有向上逐漸縮小的梯形截面。
如圖42所示，這樣一種臺面晶體管也形成了一個寄生SOI—MOSFET。
這一寄生SOI—MOSFET的電學性質(zhì)，在埋層氧化膜2的緊下邊沒有形成高濃度雜質(zhì)層15時有一駝峰電流和一大的截止態(tài)電流。但是，采用在N溝晶體管的情況下用P型雜質(zhì)生成高濃度雜質(zhì)層15，在P溝晶體管的情況下用N型雜質(zhì)生成高濃度雜質(zhì)層15的辦法，可以僅僅改變寄生SOI—MOSFET的閾值。因而可以得到具有穩(wěn)定的電學性質(zhì)的晶體管。
借助于參照沿F—F剖開的剖面圖，現(xiàn)已描述了示了圖41的制作半導體裝置的方法了。
參看圖43。已經(jīng)制成了由硅層3a，埋層氧化膜2和半導體基板1a組成的SOI基板1b。把雜質(zhì)離子注入到SOI基板中埋層氧化膜2的緊下邊，以分別在N溝和P溝晶體管形成區(qū)域的下邊形成P型和N型高濃度雜質(zhì)層18和21。然后分別形成包括源/漏層和溝道層的有源層24和27。在該有源層24和27上邊形成一個光刻膠圖67。
參看圖43和44。把光刻膠膜67用作掩模各向異性地刻蝕硅層3a，以形成有源層6的圖形。歸因于沿圖41中F—F線的剖面，和以前的工序相比，示于圖44中的有源層24和27在厚度下減小到1/2。
參看圖45。用CVD法，在半導體基板1a上邊形成了最小厚度約2000的二氧化硅層63。
參看圖45和46。二氧化硅層63的表面用CMP(化學機械拋光)法拋平。
參看圖47。用CVD法形成了一個厚約100到200的二氧化硅柵極絕緣層65a。在該柵極絕緣層65的上邊形成厚度約2000的含雜質(zhì)離子的多晶硅層66a。
參看圖47和48。對多晶硅層66a用光刻工藝進行各異性刻蝕，以形成字線(柵極電極)66b。
參看圖49。形成了一個厚度約2000的二氧化硅絕緣層67a，以把字線(柵極電極)66b覆蓋起來。
參看圖49和50。對絕緣層67a進行各向異性刻蝕以在字線(柵極電極)66b的側(cè)壁上形成側(cè)壁隔離片67b。接著把雜質(zhì)離子注入到有源區(qū)域中去以形成源/漏層61。
為了形成LDD構(gòu)造的源/漏層，在形成了字線(柵極電極)66b之后在有源區(qū)里先形成一個低濃度雜質(zhì)層，然后形成側(cè)壁隔離片67b，接著，形成高濃度雜質(zhì)區(qū)。
如上所述，在根據(jù)本發(fā)明的第1方面的半導體裝置中，高濃度雜質(zhì)層形成于半導體基板中埋層絕緣層的緊下邊。因此，由于高濃度雜質(zhì)層和形成于它上邊的晶體管的溝道層之間的工作職責的不同，在溝道層的較低部分形成了一個弱的反型區(qū)。因而，可以得到一個能夠抑制駝峰電流的產(chǎn)生且可使截止態(tài)電流最小的薄膜SOI—MOSFET。
在根據(jù)本發(fā)明的第2方面的半導體裝置的制作方法中，高濃度雜質(zhì)層形成于埋層絕緣層的緊下邊，因此，可以有效地制得具有形成于晶體管的溝道層的較低部分的弱反型層的半導體裝置。
雖然本發(fā)明已敘述完了而且圖示說明的很詳細，但顯然這些僅僅是一種圖示說明和例子而不是為了限制。本發(fā)明的宗旨和范圍將僅僅受限于附加的各項權利要求。
權利要求
1.一種半導體裝置，它包括一個有主表面的半導體基板(1b)；一個埋層絕緣層(2)，它形成于上述半導體基板(1b)中與上述主表面不相連的部位處；一個LOCOS絕緣膜(3b)，它形成于上述半導體基板(1b)的上述主表面中，用于使有源區(qū)域之間彼此絕緣；和一個形成于上述有源區(qū)里的薄膜晶體管，上述薄膜晶體管具有一個柵極電極(8)，它形成于上述有源區(qū)上邊且中間插入一層柵極絕緣層(7)，薄膜晶體管還具有一對源/漏層(5)，它們形成于上述半導體基板(1b)的上述主表面里上述柵極電極(8)的兩側(cè)，上述半導體裝置還具有一個高濃度雜質(zhì)層(15)，它形成于上述半導體基板(1b)中上述埋層絕緣層(2)的緊下邊。
2.權利要求1所述的半導體裝置，其中上述薄膜晶體管包括平面管。
3.權利要求1所述的半導體裝置，其中上述薄膜晶體管包括臺面管。
4.權利要求1所述的半導體裝置，其中上述高濃度雜質(zhì)層(15)被形成為與上述半導體基板(1b)的上述主表面相平行地全面地從一頭延展到另一頭。
5.權利要求1所述的半導體裝置，其中上述高濃度雜質(zhì)層(15)僅僅部分地形成于位于上述有源區(qū)之下的區(qū)域中。
6.權利要求1所述的半導體裝置，其中上述高濃度雜質(zhì)層(15)部分地形成于上述LOCOS絕緣膜(3b)和上述有源區(qū)之間的邊界部分的下邊。
7.權利要求1所述的半導體裝置，其中上述源/漏層(5)和上述高濃度雜質(zhì)層(15)具有相同的電導類型。
8.一種用于在SOI基板上形成晶體管的半導體裝置的制作方法。上述方法包括下述工序在半導體基板(1b)中形成一個埋層絕緣層(2)，該層處于與上述半導體基板(1b)的主表面不相連的位置上；在上述半導體基板(1b)中上述埋層絕緣層(2)的緊下邊形成高濃度雜質(zhì)層(15)；在上述半導體基板(1b)的上述主表面中形成LOCOS氧化膜(3b)，用于使有源區(qū)彼此之間絕緣；在上述有源區(qū)的上邊形成柵極電極(8)中間夾以柵極絕緣膜(7)；和在上述有源區(qū)的主表面中在上述柵極電極(8)的兩側(cè)形成一對源/漏層(5)。
9.權利要求8所述的制作半導體裝置的方法，其中上述晶體管包括平面管。
10.權利要求8所述的制作半導體裝置的方法，其中上述晶體管包括臺面管。
11.權利要求8所述的制作半導體裝置的方法，其中上述高濃度雜質(zhì)層(15)形成于上述半導體基板(1b)的上述主表面的下邊平行于其上述主表面全面地從一頭到另一頭。
12.權利要求8所述的制作半導體裝置的方法，其中上述高濃度雜質(zhì)層(15)僅僅形成于上述有源區(qū)的下邊。
13.權利要求8所述的制作半導體裝置的方法，其中上述高濃度雜質(zhì)層(15)部分地形成于在上述LOCOS氧化膜(3b)和上述有源區(qū)之間的邊界部位下邊的一個部分里邊。
14.權利要求8所述的制作半導體裝置的方法，在制作這種裝置時使得上述高濃度雜質(zhì)層(15)和上述源/漏層(5)有相同的導電類型。
全文摘要
在半導體基板(1b)中與其主表面不相連的位置處形成一個埋層絕緣層(2)。在半導體基板(1b)的主表面中形成一個LOCOS絕緣膜(3b)，用于使有源區(qū)之間彼此絕緣。在有源區(qū)里形成薄膜晶體管。該薄膜晶體管具有柵極電極(8)，該電極形成于有源區(qū)上邊，中間夾有柵極絕緣層(7)。在半導體基板(1b)的主表面中柵極電極(8)的兩側(cè)形成一對源/漏層(5)。在半導體基板(1b)中在埋層絕緣層(2)的緊下邊形成一個高濃度雜質(zhì)層(15)。
文檔編號H01L27/12GK1130808SQ9511943
公開日1996年9月11日 申請日期1995年12月21日 優(yōu)先權日1994年12月22日
發(fā)明者大蘆敏行, 松房次郎, 榮森貴尚, 西村正 申請人:三菱電機株式會社