專利名稱：有抗熔元件的半導(dǎo)體器件及現(xiàn)場可編程門陣列的制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種裝備有抗熔元件、用于例如FPGA(現(xiàn)場可編程門陣列)中的半導(dǎo)體器件及其制造方法。
抗熔元件包含一對導(dǎo)體和一個插于此兩導(dǎo)體之間的高阻體或絕緣體。抗熔元件的電可編程類型是在起始態(tài)(非編程態(tài))呈現(xiàn)絕緣或高阻性，而在編程態(tài)(加一預(yù)定電壓之后)呈現(xiàn)低阻或?qū)щ娦??？谷墼挥糜诔Ｒ?guī)的可編程序只讀存儲器，如熔性只讀存儲器，近年還被用于FPGA，這是門陣列中的一種。
門陣列的特點是能夠在短時間內(nèi)開發(fā)所需要的大規(guī)模集成，只要先制造一個具有基本單元的芯片并對這些排列著的基本單元進行電連接即可。通常，由于電連接布線是用計算機輔助設(shè)計形成的電連接圖形作為掩模來制作的，這就存在一種趨向，即較少的電連接數(shù)會導(dǎo)致單位芯片掩模的較高的制造成本。在這種情況下，近年發(fā)展了一種稱為FPGA的門陣列，它可使用戶無需制作掩模而完成電連接。對于FPGA，為了按廠家要求將多個基本單元恰當?shù)剡B接起來，在網(wǎng)格狀陣列中安排了二組連接層，二組連接層之間有一個絕緣膜，并在絕緣中間層中的每一網(wǎng)格交點處提供了一個開口，此時在連接層之間的開口處插入了一層絕緣薄膜。
當加以正常的運行電壓時，該絕緣薄膜不導(dǎo)電。而當加以超過預(yù)定電平的電壓時，則發(fā)生不可逆的介電擊穿，引起上下連接層導(dǎo)通。在該半導(dǎo)體芯片中提供了一個器件，它向任一給定交點處的絕緣薄膜提供一個預(yù)定電壓。廠家以封裝產(chǎn)品的形式銷售這種半導(dǎo)體芯片。另一方面，用戶借助于加預(yù)定電壓用的器件，使二個連接層之間通過絕緣膜的導(dǎo)通實現(xiàn)適當?shù)碾娺B接。這樣就可能在所需的交叉處獲得所希望的互連。
插入在FPGA中的導(dǎo)電層之間的絕緣膜在正常時刻是絕緣的而在所希望的時刻導(dǎo)電。因此稱為抗熔元件，其性能正好與通常的熔性元件相反。FPGA中的抗熔元件組合到邏輯電路中，要求具有不使電路運行速度下降的特性。
例如，抗熔元件有下列必需的特性(1)在起始態(tài)呈絕緣或適當高阻;
(2)加以所需的編程電壓時呈導(dǎo)電態(tài);
(3)在編程時被選定者，在編程結(jié)束后維持在永久的適當?shù)偷碾娮钁B(tài);
(4)在編程時未被選定者，在編程結(jié)束后，由正常電路運行電壓保持在永久的絕緣態(tài)或高阻態(tài);以及
(5)處于非導(dǎo)通態(tài)者，其電容要小。
抗熔元件的上述必需特性決定于FPGA的產(chǎn)品規(guī)格，如電源電壓(Vdd)、編程電壓(Vpp)、電路速度、允許功耗和長期可靠性。而且，F(xiàn)PGA的產(chǎn)品受制于同類的常規(guī)門陣列的特性，并決定于CMOS-LSI的尺度規(guī)則。
實際上，例如在5V電源類型中，F(xiàn)PGA的抗熔必需的特性如下(a)起始態(tài)的抗熔元件單位元件的電阻Pint＞1GΩ。
(b)編程電壓Vpp＜20V(對于正常運行電壓Vdd，現(xiàn)為1.5Vdd＜Vpp＜3Vkk)。
(c)對于編程導(dǎo)通的抗熔元件，單位元件的Ron＜150Ω。
(d)對于編程不導(dǎo)通抗熔元件，單位元件的電阻Roff＞1GΩ。
(e)對于不導(dǎo)通的抗熔元件，單位元件的電容Coff＜3fF。
(f)在正常電路運行時，在運行電壓Vdd下，不導(dǎo)通的抗熔元件可保持Roff十年。
實際上很難實現(xiàn)上述的抗熔元件特性。其理由將在下面提出。例如從物質(zhì)性質(zhì)的觀點看，較厚的因而絕緣性也更高的絕緣膜使漏電流和電容減小，同時另一方面使編程電壓上升，而且在導(dǎo)通之后，電阻變高以致對非導(dǎo)通抗熔元件的長期可靠性造成不利影響。由于這種彼此相反的性質(zhì)，故須謹慎地選擇抗熔元件的結(jié)構(gòu)和材料。
常規(guī)的抗熔(antifuse)是這樣一種形式，其氧化硅膜、氮化硅膜或這些膜的堆垛層夾在硅和硅或者多晶硅和多晶硅之間(美國專利4，876，220)。在這種結(jié)構(gòu)中，電阻(導(dǎo)通建立后的ON電阻)高達10000Ω以上，因而上述結(jié)構(gòu)不適合于要求低電阻的FPGA。后來發(fā)現(xiàn)，倘若金屬被用作該抗熔所用的上下電極，則ON電阻可做低。已提出用一種把非晶硅夾在Al/勢壘金屬堆垛層處的上下電極之間的結(jié)構(gòu)(美國專利5，100，827)。上述結(jié)構(gòu)可將ON電阻降低到約500Ω，但仍不能滿足FPGA的抗熔特性的要求。如果減薄非晶硅層，有可能降低ON電阻。然而這樣又出現(xiàn)了新的問題如果上述層減薄，非導(dǎo)通時該抗熔的電阻也降低。用非晶硅作為隔離層的抗熔元件的另一問題是電阻率隨氫或其它雜質(zhì)的含量而劇烈變化(N.Savvides，J.Appl.Phys.，56，2789，1984)。例如，如果氫量從0%變到10%，電阻率變化六個數(shù)量級，而滿足上述特性(a)的膜厚從1nm變到1000nm。在實際工藝中，例如在低溫沉積絕緣中間層或在燒結(jié)之類的后部工序中氫進入了非晶硅，但難以控制實際進入非晶硅的氫量，因此，若使用非晶硅，則難以制備具有穩(wěn)定OFF電阻(特性(a))的抗熔元件。
作為使用金屬做上下電極的現(xiàn)有技術(shù)，如美國專利516，655所公開的那樣，提出了一種結(jié)構(gòu)，其中氮化硅(SiNx，0＜1.4)之類的絕緣材料被夾在高熔點金屬(鈦)層之間。根據(jù)此技術(shù)，若采用30nm至400nm厚的非化學(xué)比非晶硅基絕緣層，表明以100MΩ的OFF電阻和可從2V漸變至40V的編程電壓，有可能提供具有約100ΩON電阻的抗熔。上述技術(shù)有下述特征，即抗熔特性，如編程電壓，是可漸變或可調(diào)整的。采用等離子CVD方法并改變氣流比，在表面上沉積抗熔層(絕緣層)，就可實現(xiàn)這一點。如在現(xiàn)有技術(shù)中已知的，若改變氣流比，要沉積的絕緣膜的組分比就會變化，因而物質(zhì)的性能也會變化?？紤]到這一事實，上述技術(shù)被用于抗熔。(1)根據(jù)這一技術(shù)，由于不僅采用鈦而且還有其它高熔點金屬作為上下電極和連接層，這就不可能實現(xiàn)采用Al連接層的通常CMOS-LSI的電路速度。(2)雖然非化學(xué)比氮化硅(SiNx)的組分是在0＜x＜1.4范圍內(nèi)(這是非晶硅至化學(xué)比氮化硅Si3N4完全覆蓋的范圍)，從氮化硅(SiNx)的各種物質(zhì)性質(zhì)對其組分比依賴的觀點來看，整個組分范圍0＜x≤1.4內(nèi)并不能都滿足FPGA的抗熔的必要特性(a)-(f)(參見后面描述或見M.Takagi等IEDM技術(shù)匯編(1993))。倘若用Al作為電極和連接層以實現(xiàn)CMOS LSI的電路速度，(3)如果在編程時在抗熔處產(chǎn)生較高的能量，Al連接層就被熔化或斷裂，且抗熔材料的選擇范圍比之采用高熔點金屬作連接層和電極的情形變得更為嚴格。不可能在整個0＜x＜1.4的組分范圍內(nèi)制備FPGA抗熔。在上述現(xiàn)有技術(shù)制造方法中，從抗熔膜的臺階覆蓋問題的觀點來看，底部表面偏角處抗熔絕緣膜的厚度變得難以控制。因而不可能很好地控制編程電壓和OFF漏電流。
以下參照

圖1來解決如美國專利5，100，827所示的插入在Al連接層之間的抗熔元件的一個代表例子。在覆蓋于硅半導(dǎo)體襯底1上的下層Al連接層2上沉積上一個勢壘金屬層(TiW)3，將得到的半導(dǎo)體圖形化以提供抗熔元件的第一電極。電極由Al層和勢壘金屬層的層疊結(jié)構(gòu)構(gòu)成的理由是因為工藝步驟不會由于硅化物和非晶硅之間的反應(yīng)，亦即在隨后的熱處理步驟中Al擴散引起的高阻材料而受到不利的影響。在由Al層2和勢疊金屬3構(gòu)成的電極上沉積一層第一絕緣膜4。在第一絕緣膜4上形成一個開口5以部分地暴露第一電極的勢壘金屬層3的表面。為了在下一步沉積非晶硅時使非晶硅恰當?shù)匦纬稍诒┞兜拈_口5上，第一絕緣膜4的厚度與開口5的寬度比為1/2。然后在獲得的結(jié)構(gòu)上沉積一層非摻雜的非晶硅6作為高阻層材料并進行圖形化，只在開口5上留下非晶硅。為了得到在編程后處于低阻水平的導(dǎo)通區(qū)，沉積了一個導(dǎo)電層7，并在導(dǎo)電層7上形成一層勢壘金屬8。在勢壘金屬層8上沉積一層第二絕緣膜(等離子TEOS)9，并在絕緣膜9中非晶硅6之上的區(qū)域內(nèi)形成一個開口10。在第二絕緣層9上沉積一覆蓋Al連接層11，接著圖形化。用此法在高可靠的Al連接之間就形成了作為高阻材料的非晶硅。
在現(xiàn)有技術(shù)方案中，借助于在Al連接層2上形成勢壘金屬層3并限定要沉積非晶硅的開口的高寬比，獲得了相當高可靠的抗熔元件。從包括FPGA抗熔元件工藝考慮在內(nèi)的整個觀點來判斷，可以說該熔元件無論是材料選擇還是結(jié)合設(shè)計都未能做得很好。雖然選擇非晶硅作為絕緣材料或高阻材料，但已知非晶硅的電阻率隨氫或其它雜質(zhì)的含量而變化(N.Savvides，J.Appl.Phys.，56，2789，1984)。例如，若氫含量從0%變到10%，則非晶硅的電阻率變化六個數(shù)量級，因而，為滿足前述的特性(a)，涉及的薄膜厚度就必須從幾個nm變化到幾千nm。在實際工藝中，在低溫下發(fā)生絕緣中間層(SiO2)的沉積，此外，氫在隨后的步驟(如燒結(jié)工序中進入到非晶硅中，但涉及到的氫量很難控制。因此，比之使用非晶硅來，要形成上述特性(a)所要求的較穩(wěn)定的抗熔元件還要困難得多。
若用Al作電極，Al會擴散進入抗熔材料，而且在隨后的加熱步驟中出現(xiàn)Al的小丘，從而造成小丘貫穿抗熔材料的問題。若出現(xiàn)此情況，則抗熔元件會遭受初期失效或擊穿電壓降低。為適當?shù)氐矸e非晶硅，抗熔形成區(qū)中開口的高寬比要設(shè)計為小于1/2。然而，即使根據(jù)本發(fā)明，也不可避免非晶硅在開口的邊緣處變得較薄。因此不可能從這一方法獲取很大的效用。而且，在FPGA產(chǎn)品的實際制造中，抗熔工藝是結(jié)合在常規(guī)的門陣列工藝之中的。從這一觀點看，存在著很大的改進余地。在形成于Al連接層之間的抗熔元件的設(shè)計及其制造工藝中，倘若這一元件或工藝兼容地用到實用于FPGA的常規(guī)工藝，或當需要制作更穩(wěn)定的元件時，問題就出現(xiàn)了。特別有待解決的是獲得對工藝穩(wěn)定的抗熔膜、防止在Al連接層中出現(xiàn)小丘、獲得可用來恰當?shù)爻练e抗熔膜的結(jié)構(gòu)、從工藝綜合觀點提出側(cè)重方向等。
考慮到現(xiàn)有技術(shù)遇到的問題，本發(fā)明的一個目的是提供一種抗熔元件，為獲得基于CMOS-LSI的電路性能，這種抗熔元件采用Al連接層和電極以及氮化硅基抗熔絕緣層。
本發(fā)明的另一個目的是提供一種抗熔元件，它與CMOS-LSI工藝兼容并具有相當于相應(yīng)CMOS型的編程電壓、OFF電阻、ON電阻和電容。
根據(jù)本發(fā)明，提供了一種半導(dǎo)體器件，它包含一個半導(dǎo)體襯底;
一個形成在半導(dǎo)體襯底上并由形成在半導(dǎo)體襯底上的Al連接層和形成在Al連接層上并與之電連接的勢壘金屬層構(gòu)成的第一電極;
一個形成在第一電極上并與之接觸的由氮化硅構(gòu)成的抗熔膜，其氮/硅原子組分比的范圍為0.6-1.2;
一個形成在抗熔膜上并包含起阻擋Al的勢壘作用的勢壘金屬層的第二電極，它可通過與第一電極之間形成的抗熔膜與第一電極實現(xiàn)電連接。
本發(fā)明的另一目的是提供一種能高度可控地實現(xiàn)抗熔特性的制造方法。
根據(jù)本發(fā)明，提供了一種制造半導(dǎo)體器件的方法，它包含下列步驟在半導(dǎo)體襯底的主表面上形成第一電極，第一電極包括一個形成在半導(dǎo)體襯底上的Al連接層和一個形成在Al連接層上并起Al勢壘作用的勢壘金屬層;
在半導(dǎo)體襯底上形成絕緣膜以覆蓋第一電極;
在絕緣膜中形成開口以部分地暴露出第一電極;
用等離子CVD方法形成抗熔膜，以部分覆蓋絕緣膜并通過開口與第一電極的勢壘金屬層相接觸，抗熔膜由氮化硅組成，其氮/硅原子組分比的范圍為0.6-1.2;以及在抗熔膜上形成第二電極，第二電極由作為Al勢壘的勢壘金屬層組成。
考慮到前述結(jié)構(gòu)，本發(fā)明的半導(dǎo)體器件的特征是由于該氮化硅呈現(xiàn)高電阻率，盡管其相對介電常數(shù)更接近通常的氮化硅，而且由于其擊穿場范圍落在更接近于非晶硅的一個低值到更接近于化學(xué)比氮化硅的一個高值之間，使氮化硅成為FPGA抗熔元件實際可用的高選擇性材料。而且，由于本發(fā)明的抗熔元件在電極中采用勢壘金屬層作為Al的勢壘，就有可能一開始就防止在Al連接層中出現(xiàn)小丘。絕緣中間層有一個錐形開口，其中在Al連接層之間形成抗熔膜。這一特定的結(jié)構(gòu)提供了一種具有改進了的臺階覆蓋的穩(wěn)定的抗熔元件。
由于前述設(shè)計，根據(jù)本發(fā)明的制造方法，有可能用穩(wěn)定的制造工藝來制作滿足抗熔元件必要特性的具有抗熔元件的半導(dǎo)體器件。
本發(fā)明的其它目的和優(yōu)點將在下面描述中提到，有的將通過描述而了解，或從實踐本發(fā)明而明白。借助于所附權(quán)利要求，本發(fā)明的目的和優(yōu)點可全部得到理解。
構(gòu)成本說明書一部分的附圖示出了本發(fā)明的現(xiàn)有最佳實施例，這些附圖與前面的一般描述和后面有關(guān)最佳實施例的詳細描述一起，用來解釋本發(fā)明的原理。
圖1是常規(guī)半導(dǎo)體器件的局部剖面圖，示出了插入在Al連接層之間的抗熔元件的結(jié)構(gòu);
圖2是根據(jù)本發(fā)明第一實施例的備有抗熔元件的半導(dǎo)體器件的局部剖面圖;
圖3是根據(jù)本發(fā)明第二實施例制造具有抗熔元件的半導(dǎo)體器件的一個步驟的部分剖面圖;
圖4是制造上述具有抗熔元件的半導(dǎo)體器件下一步驟的部分剖面圖;
圖5是制造上述具有抗熔元件的半導(dǎo)體器件再下一步驟的部分剖面圖;
圖6是根據(jù)本發(fā)明第二實施例制造具有抗熔元件的半導(dǎo)體器件的最終步驟的部分剖面圖;
圖7是本發(fā)明具有抗熔元件的半導(dǎo)體器件的樣版連接圖;
圖8是根據(jù)本發(fā)明第三實施例的具有抗熔元件的半導(dǎo)體器件的部分剖面圖;
圖9示出了圖8結(jié)構(gòu)的等效電路;
圖10是根據(jù)本發(fā)明第四實施例具有抗熔元件的半導(dǎo)體器件的部分剖面圖;
圖11是根據(jù)本發(fā)明第五實施例半導(dǎo)體器件的部分剖面圖;
圖12是本發(fā)明半導(dǎo)體器件抗熔膜的特性圖;
圖13是本發(fā)明半導(dǎo)體器件抗熔膜的另一特性圖;
圖14是本發(fā)明半導(dǎo)體器件抗熔膜的又一個特性圖;
圖15是本發(fā)明半導(dǎo)體器件抗熔膜的另一個特性圖;以及圖16是本發(fā)明半導(dǎo)體器件抗熔膜的另一個特性圖。
以下將參照附圖解釋本發(fā)明的各個實施例。
首先，參照圖2解釋本發(fā)明的第一實施例。圖2是一個剖面圖，示出了形成在Al連接層之間的一個FPGA型半導(dǎo)體器件的抗熔元件，它形成在器件的半導(dǎo)體襯底上。在半導(dǎo)體襯底1的主表面上形成一個厚度約為400nm的場氧化膜12。進而在半導(dǎo)體襯底1之上(例如場氧化膜12上)形成一個厚度約為400nm的多晶硅連接層13，使其相繼連接到半導(dǎo)體襯底1中形成的元件的多晶硅柵上(未繪出)。在半導(dǎo)體襯底1上用CVD(化學(xué)氣相淀積)方法沉積一層包括多晶硅連接層13的SiO2絕緣膜14，其厚度為300nm。在得到的結(jié)構(gòu)上形成一個厚度約為1000nm的BPSG(硼磷硅化物玻璃)絕緣層15，并在一個下層上形成一個厚度約為800nm的第一Al連接層2使其與多晶硅連接層13電連接。
形成一個厚度約為20/70nm的Ti/TiN勢壘金屬層16作為第一Al連接層2的下層。在第一Al連接層2上形成一個厚度約為20/70nm的Ti/TiN勢壘金屬層17，并同第一Al連接層2一起構(gòu)成抗熔元件的第一電極。在硼磷硅化物玻璃絕緣膜15上形成一個TEOS膜的SiO2絕緣膜4以便覆蓋第一Al連接層和勢壘金屬層17。選擇性地腐蝕絕緣膜4的預(yù)定部分以形成一個開口5，使勢壘金屬層17的表面在開口處暴露出來。在開口5處的勢壘金屬層17和絕緣膜4上形成一層抗熔膜20，即一個原子組分比(N/Si)為0.6到1.2的氮化硅膜。在如此得到的結(jié)構(gòu)上形成一個厚度約為20/70nm的Ti/TiN勢壘金屬層18。在絕緣膜4上沉積一個例如TEOS膜的SiO2絕緣膜19以部分地覆蓋勢壘金屬層18。將絕緣膜19整平，并在其上形成一個厚度約為500nm的TEOS膜的SiO2絕緣膜21。選擇性地腐蝕絕緣膜19和21的預(yù)定區(qū)域以形成開口10使其中的勢壘金屬層18暴露出來。
在部分絕緣膜21上、在絕緣膜19和21中開口10的側(cè)壁上以及在開口10處暴露出的勢壘金屬層18表面上，形成一個厚度約為20/70nm的Ti/TiN金屬層8。在用作下層的勢壘金屬層8上形成一個厚度約為1000nm的第二Al連接層11。勢壘金屬層8和18組成層狀結(jié)構(gòu)，并和第二Al連接層11一起形成抗熔元件的第二電極。為了覆蓋第二Al連接層11在此半導(dǎo)體結(jié)構(gòu)上形成一個厚度約為500nm的SiO2絕緣膜22作為TEOS膜，并且用等離子CVD等方法在得到的結(jié)構(gòu)上沉積一個Si3N4絕緣膜23以便穩(wěn)定半導(dǎo)體結(jié)構(gòu)的表面。
如圖2所示，絕緣膜4中的開口5是錐形的，其開口頂部尺寸大于底部，例如分別為1-2μm和0.8μm。如果開口5的內(nèi)壁是豎直的，則其上不會均勻地形成用作抗熔膜的氮化硅膜，從而產(chǎn)生某些較薄的區(qū)域。為此，把開口做成錐形以提供一個傾斜的內(nèi)表面。這就有可能在開口5的內(nèi)壁上均勻地形成抗熔膜。在絕緣膜4上沉積SiO2絕緣膜19以便覆蓋勢壘金屬層18的一部分，并且將得到的結(jié)構(gòu)整平。在整平的表面上形成SiO2絕緣膜21。對絕緣膜19和21的預(yù)定區(qū)域進行選擇性腐蝕以形成開口10，暴露出開口中的勢壘金屬層18的表面。
參照圖3-7，以下將結(jié)合半導(dǎo)體器件(現(xiàn)場可編程門陣列)的制造方法一起來解釋本發(fā)明的第二實施例。圖3-5是剖面圖，示出了制造方法的幾個步驟，圖6示出了具有圖2所示帶錐形開口的絕緣膜結(jié)構(gòu)的FPGA制造方法的最終步驟。圖7示出了安置在連接層之間的抗熔(AF)元件的陣列，它們依次排列在FPGA中的邏輯電路之間。如圖7所示，AF元件30連接在連接層2和11之間，并按要求被編程或熔化。圖6中在Al連接層2和11之間安排3四個接觸點，AF元件30安排在右邊二個接觸點上。
在硅半導(dǎo)體襯底1表面上形成一個厚度約為1000nm的硼磷硅化物玻璃。在解釋中略去了形成在場氧化物膜和絕緣膜15之間的多晶硅連接層和其它絕緣膜。在絕緣膜15上濺射一個厚度約為20/70nm的Ti/TiN層，并在得到的結(jié)構(gòu)上濺射一個厚度約為800nm的Al層。在得到的結(jié)構(gòu)上濺射一個厚度約為20/70nm的Ti/TiN層。用光刻膠(未繪出)作為掩模，用RIE(反應(yīng)離子刻蝕)法對得到的層狀結(jié)構(gòu)進行腐蝕以形成一個下層，例如，一個Ti/TiN勢壘金屬層16、一個第一Al連接層2以及一個勢壘金屬層17，它與第一Al連接層2一起構(gòu)成該抗熔元件的第一電極。在如圖3所示的表面上用CVD方法沉積一層厚約400nm的SiO2絕緣膜4以形成一個絕緣中間層。這個膜4如前所述是一個TEOS膜，它是用有機氧硅烷(Si(OC2H5)4)熱分解形成的。然后用光刻膠作為掩模，對形成在組成抗熔元件第一電極17的勢壘金屬層17上的絕緣膜4進行選擇性反應(yīng)離子刻蝕以形成開口5。由于在后續(xù)的熱處理步驟中金屬層17防止了Al小丘的發(fā)展，故Ti/TiN勢壘金屬層17未被腐蝕變薄。腐蝕是按TEOS-SiO2和Ti/TiN之間的高選擇比進行的。
然后進行選擇性腐蝕使開口5具有錐形內(nèi)表面。由圖4可見，如給定開口5的底部直徑為0.8μm，則其頂部直徑應(yīng)為1-2μm。在半導(dǎo)體襯底1上，例如用等離子CVD方法沉積一層厚約20nm的氮化硅膜，注意氮化硅膜的氮/硅原子組分比為1.2≥N/Si≥0.6。然后在表面上濺射一層厚約100nm的TiN。用光刻膠作為掩模，用反應(yīng)離子刻蝕或干法化學(xué)腐蝕(CDE)方法，使得到的結(jié)構(gòu)圖形化，并在抗熔區(qū)上形成一個氮化硅膜20和TiN勢壘金屬層18，分別作為抗熔膜和第二電極。然后在得到的表面上沉積一個例如SiO2絕緣膜(TEOS膜)，并用回腐蝕法等整平得到的結(jié)構(gòu)，以便如圖5所示在半導(dǎo)體襯底1的整個表面上提供一個絕緣中間層24。用光刻膠作為掩模，用反應(yīng)離子刻蝕等方法在第二電極18上的絕緣中間層24中形成一個開口31。然后在得到的結(jié)構(gòu)上濺射一個厚約100nm的層，并用光刻膠作為掩模，對該結(jié)構(gòu)的表面進行圖形化以形成一個第二Al連接層11，如圖6所示。然后如前一實施例中那樣進行普通的鈍化工藝以保護第二Al連接層。
根據(jù)本實施例的半導(dǎo)體器件，采用了等離子CVD氮化硅(SiNx)，它具有這樣的電流-電壓特性、其擊穿電壓(Vbd)、相對介電常數(shù)(εAF)和膜厚度(dAF)滿足下列方程?；诓捎靡环N具有下Al連接層電極(備有一個勢壘金屬)/SiNx/上Al連接電極(備有一個勢壘金屬)結(jié)構(gòu)的抗熔元件的CMOS-LSI電路性能和工藝，實現(xiàn)了FPGA。
下面是關(guān)于如何選擇抗熔材料的概念。
在FPGA中，如前所述，電路速度、耗散功率、擊穿電壓和可靠性提供了一個重要的產(chǎn)品規(guī)格，并描述如下k＜τ/τo＝(1+NonRon/RTR)(1+NoffCoff/CL)(1)Ileak＜△Ileaksystem/NAF(2)1.5Vdd+3σ＜Vbd＜3Vdd-3σ(3)Tbd＞10年(4)此處，τ表示與同類型CMOS門陣列相比的電路速度;RTR表示晶體管電阻;CL表示電路的負載電容;RON表示抗熔的ON電阻;Coff表示OFF抗熔的電容;NAF、Non和Noff分別表示FPGA大規(guī)模集成電路的抗熔元件總數(shù)、ON抗熔元件數(shù)和OFF抗熔元件數(shù);△Isysfeml eak表示在整個大規(guī)模集成電路抗熔元件容許的系統(tǒng)漏電;Ileak表示單位抗熔元件的漏電流;Tbd表示到達失效所需時間。此外，抗熔元件被編程時Al連接層不斷裂的條件為1/2·CAFVpp2＜2×10-9(J)(5)以上是對抗熔元件要求的特性。另一方面，絕緣膜的這些物理性質(zhì)的數(shù)值有下述關(guān)系Vbd＝Ebd·dAF(6)Ileak＝exp[f(Edd)]-exp[f(Vdd/dAF)](7)CAF＝εAF/dAF(8)Ron∝f(dAF)(9)InTbd∝1/Edd＝dAF/Vdd(10) 其中Ebd表示擊穿電場。
根據(jù)擊穿電場對組分比的依賴關(guān)系、方程(6)和CMOS-LSI的尺寸(slaling)規(guī)則，滿足方程(3)的抗熔厚度按圖14所示來確定。對于如圖14所示的薄膜厚度，得到了圖15所示的結(jié)果，其方法是利用圖11和12以及方程(6)-(10)和CMOS-LSI尺寸規(guī)則，找出相應(yīng)組分比下的抗熔特性。從方程(1)-(4)發(fā)現(xiàn)采用原子組分比N/Si為0.6-1.2的氮化硅作為抗熔材料是合適的，從而有可能實現(xiàn)基于所示的5V-2V電源類型的COMS-LSI電路性能及其工藝的FPGA。
實現(xiàn)了如圖8所示的一個下Al連接層電極(備有一個勢壘金屬)/SiNx/浮置電極/SiNx/上Al連接層電極(備有一個勢壘金屬)結(jié)構(gòu)，在上述條件下，可獲得一個電壓相同但導(dǎo)通(ON)電阻較低、電容較低和漏電流較低的抗熔元件。
參照作為本發(fā)明第三實施例的圖8，示出了半導(dǎo)體器件的部分剖面圖，其抗熔元件形成在半導(dǎo)體襯底1上各FPGAAl連接層之間的中央，注意此處省略了下多晶硅連接層、場氧化膜等。在半導(dǎo)體襯底1的主表面上形成一個硼磷硅化物絕緣層15。在半導(dǎo)體結(jié)構(gòu)上形成一個厚約800nm的第一Al連接層2。例如，形成一個厚度大約為20/70nm的Ti/TiN勢壘金屬層16作為與第一Al連接層2有關(guān)的下層。在第一Al連接層2上形成一個厚度約為20/70nm的Ti/TiN勢壘金屬層17。
勢壘金屬層17為抗熔元件提供了一個第一電極。在硼磷硅化物玻璃絕緣膜15上形成一個SiO2絕緣層14以便覆蓋第一Al連接層2。對絕緣膜14的預(yù)定地區(qū)作選擇性腐蝕以形成開口5，開口處暴露出勢壘金屬層17的表面。在開口5處的勢壘金屬層17和絕緣膜14上形成一個由N/Si原子組分比為0.6-1.2的氮化硅膜組成的抗熔膜20。在絕緣膜14的上表面、開口5的側(cè)面和勢壘金屬層17的表面上形成一個浮置電極40。在浮置電極40上形成一層抗熔膜41。在表面上形成一個厚度約為20-70nm的Ti/TiN勢壘金屬層18。在絕緣膜19、絕緣膜19中的開口10的側(cè)面以及勢壘金屬層18的表面上，形成一個厚度約為20/70nm的Ti/TiN勢壘金屬層8。在下勢壘金屬層8上形成一個厚約1000nm的第二Al連接層11。勢壘金屬層8、勢壘金屬層18和第二Al連接層11組成抗熔元件的第二電極。在如此得到的結(jié)構(gòu)上形成一個SiO2絕緣膜22和Si3N4絕緣膜23以便覆蓋第二Al連接層11使表面穩(wěn)定。如圖8所示，絕緣膜14中的開口5是錐形的，開口的頂部尺寸大于底部，注意開口5的頂部和底部尺寸分別是1-2μm和約0.8μm。圖9示出了采用這種結(jié)構(gòu)的等效電路。從等效電路可見，出現(xiàn)了兩個電容，一個在下Al連接電極(備有勢壘金屬)/SiNx/浮置電極中，另一個在浮置電極/SiNx/上Al連接電極(備有勢壘金屬)中。由于這兩個由C1和C2表示的電容，加于上下電極之間的電壓V被分為滿足下列方程V＝V1+V2C1V1＝C2V2而且，總電容C變得更小C＝ (C1C2)/(C1C2)使用這種結(jié)構(gòu)，可以改變下SiNx的組分和厚度以及上SiNx的厚度，因而有可能擴大滿足方程(1)到(3)的抗熔元件的設(shè)計范圍。這種結(jié)構(gòu)布局可以做成水平型，并也能獲得同樣的優(yōu)點。
由于抗熔膜的臺階覆蓋問題，一直難以控制通路的底表面角部的抗熔絕緣膜的厚度。也不可能很好地控制編程電壓和OFF態(tài)漏電流。在該通路處于打開狀態(tài)時形成一個倒圓錐可以解決這些問題。由于抗熔絕緣膜沉積得均勻，就可能很好控制地制造抗熔元件。
以下參照圖10解釋本發(fā)明的第四實施例。圖10是一個剖面圖，示出了一個包括抗熔元件結(jié)構(gòu)的FPGA。在前述各實施例中，抗熔元件位于上下連接層間的接觸點處，但根據(jù)第四實施例也有可能在半導(dǎo)體襯底上的絕緣膜同一側(cè)形成二個連接層。在抗熔元件形成于相對的連接層之間的同一平面的情況下，熔化抗熔膜時要求相當高的編程電壓(擊穿電壓)。第一和第二Al連接層25和26以一預(yù)定間距形成在絕緣膜15上，而絕緣膜15形成在硅半導(dǎo)體襯底1上?？谷蹖?0形成在分別作為第一和第二電極的第一連接層25和第二連接層26之間的區(qū)域內(nèi)。在抗熔膜20上形成一個浮置電極29作為第三電極，其間插入一個勢壘金屬層18。用這種設(shè)計使編程電壓定在所希望的電平上，且非編程態(tài)時抗熔元件做成低電容態(tài)。Ti/TiN勢壘金屬層27和28形成在Al連接層25和26的相對側(cè)面及25和26的上表面上。這種特殊安排可防止在Al連接層中出現(xiàn)小丘。
在第一和第二電極27和28上以及在第一和第二電極27和28之間的絕緣膜15上，用等離子CVD方法沉積一層氮化硅膜20即一層N/Si原子組分比為1.2≥N/Si≥0.6的抗熔膜。然后用Al和Ti之類的合適材料作為抗熔膜20上的浮置電極29。在有浮置電極29的情況下，抗熔元件的電容被分為二部分浮置電極29和第一電極28之間的電容，以及浮置電極29和第二電極之間的電容，從而保證了編程電壓和電容的更大范圍。在這一實施例中，如下面將提到的，抗熔材料氮化硅膜的相對介電常數(shù)比非晶硅的低得多，但呈現(xiàn)一個適度小于化學(xué)比Si3N4的擊穿電壓及較小的漏電流。因而有可能利用該氮化硅膜作為理想的抗熔膜。
參照圖11來解釋本發(fā)明的第五實施例。在第一實施例中，抗熔元件是插入在第一和第二Al連接層2和11之間的接觸區(qū)處的，但不是在這些連接層之間的每一個接觸區(qū)都安置抗熔元件。在第五實施例中，在左邊的接觸區(qū)不安排抗熔元件。在要形成任一特定的接觸區(qū)時，必須在絕緣膜19和21的特定區(qū)域內(nèi)提供開口10，但是，即使要形成左邊接觸區(qū)，勢壘金屬層17也仍然保留。
勢壘金屬層17的存在引起連接層電阻的升高，因此，為了防止這一電阻升高，必須除去不插入抗熔元件的接觸區(qū)處的勢壘金屬層17。為此目的，作為用以在第一Al連接層2上形成勢壘金屬層17的材料，只須選擇那種腐蝕速率大于勢壘金屬層18的材料來作為抗熔元件的電極。
以下參照圖12-16來解釋用于本發(fā)明半導(dǎo)體器件中的抗熔元件的抗熔膜材料的特性。圖12示出了用等離子CVD生長的用作抗熔膜材料的氮化硅膜(1.2≥N/Si≥0.6)的特性曲線，表示了相對介電常數(shù)對原子組分比(N/Si)的依賴關(guān)系。在圖12中，縱坐標表示相對介電常數(shù)εs，而橫坐標表示N/Si比。圖13示出了氮化硅膜的電阻率對原子組分比(N/Si)的依賴關(guān)系，其中縱坐標表示電阻率(Ωcm)，橫坐標表示N/Si比。圖14示出了氮化硅膜的擊穿電壓對原子組分比(N/Si)的依賴關(guān)系，其中縱坐標表示編程電壓(擊穿電壓)強度(MV/cm)，橫坐標表示N/Si。圖15示出了加以相應(yīng)的電源電壓Vdd時，抗熔膜允許的上下限厚度對氮化硅膜原子組分比(N/Si)的依賴關(guān)系。在圖15中，縱坐標表示抗熔膜的厚度(nm)，橫坐標表示N/Si比。
抗熔元件的抗熔膜要求滿足前述的抗熔元件特性(a)-(f)。在如圖7所示抗熔元件插入到半導(dǎo)體器件(FPGA)中的情況下，編程用的晶體管(未繪出)通常被連接到形成有關(guān)抗熔元件處的連接層2和11上。這種晶體管的柵氧化膜的厚度與普通芯片中邏輯電路單元晶體管的相同。因此要求使抗熔元件的擊穿電場低于晶體管柵氧化膜的擊穿電場并高于質(zhì)量測定，如老化測試時的測試電場。柵氧化層的擊穿場強約為10MV/cm。對于各類型運行電壓Vdd，柵氧化膜的厚度Tox通常估計為Vdd/Tox(Edd)＝3.3MV/cm。測試電壓為1.5Vdd。因此要求在抗熔元件編程時可用的編程電壓Vpp約為Vpp的1.5-3倍。由于對電壓Vpp加有這種限制，抗熔膜的厚度被限制為如圖15所示，但有可能采用比化學(xué)式Si3N4更厚的抗熔膜厚度。太大的漏電流會引起FPGA的特性變壞。
對于一個抗熔引起的可允許的漏電流(Ileak)，Vdd＝5V類型的每個芯片可實現(xiàn)100K個抗熔元件，考慮到基于尺寸規(guī)模逐漸增加的集成度，漏電流為10-11A/μm2，允許的電容約為4fF/μm2。圖16是一特性圖，示出了漏電流和電容對氮化硅膜原子比(N/Si)的依賴關(guān)系，其中縱坐標表示漏電流Tleak(A/μm2)和電容(fF/μm2)，橫坐標表示N/Si。下面參照特性圖來解決N/Si比的上下限。在圖16中，實線A示出了在允許的抗熔膜厚度上下限時的漏電流曲線，考慮到如前所述的允許電容，則N/Si的上限為1.2。參照圖12，N/Si的減小會引起相對介電常數(shù)增大，但N/Si增大時，抗熔膜的厚度減小。因此，盡管相對介電常數(shù)變小，電容仍增加，因而不可能增大上限。由于在這一N/Si范圍內(nèi)相對介電常數(shù)減小，就可能將電容的增加抑制到一個更小的范圍內(nèi)。
按上述條件選擇抗熔膜材料，但作為常規(guī)的典型材料，人們已知有非晶硅和化學(xué)比氮化硅(Si3N4)。非晶硅呈現(xiàn)較低的擊穿場強，但其電阻率小且相對介電常數(shù)較高，故有降低電路速度和增大漏電流的缺點。此外，化學(xué)比氮化硅呈現(xiàn)較高的電阻和相對介電常數(shù)，但擊穿場強較高，因此實用性降低。本發(fā)明的N/Si＝0.6-1.2的氮化硅呈現(xiàn)一個數(shù)值約為7的相對介電常數(shù)(更接近于一般的氮化硅)和一個較高的電阻率，而且其擊穿場強的范圍是從一個接近于非晶硅的低值到一個接近于化學(xué)比氮化硅的高值。根據(jù)本發(fā)明，有可能獲得對FPGA元件來說高度實用的高選擇性材料。
作為勢壘層材料，即用于本發(fā)明的抗熔元件的電極，不僅可以采用上述的TiN和Ti/TiN層疊狀層，還可以采用TiSi、TiW、Ti、WSi、Mo、MoSi及它們的層疊狀膜。
雖然在上述實施例中，連接于多晶硅連接層的第一Al連接層和其上的第二Al連接層被用作二個Al連接層(抗熔元件插入它們之間)，根據(jù)本發(fā)明還可以采用任何其它合適的多層連接結(jié)構(gòu)的連接層。倘若在半導(dǎo)體器件中采用四層式Al連接結(jié)構(gòu)，就可能，例如將一個抗熔元件連接到第一和第三Al連接層上。而且還可能將多個抗熔元件連接到交替的層如第一和第三層上。
對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，很容易想到其它的優(yōu)點和改進。因而，本發(fā)明在其更廣的方面內(nèi)并不限于此處所描繪的具體細節(jié)、代表性器件和列舉的例子。因此，可實現(xiàn)各種修改而不超越所附權(quán)利要求等所規(guī)定的基本發(fā)明概念的構(gòu)思與范圍。
權(quán)利要求
1.一種半導(dǎo)體器件，包括一個半導(dǎo)體襯底；一個形成在半導(dǎo)體襯底上的第一電極，它由形成在半導(dǎo)體襯底上的Al連接層和形成在Al連接層上并與之電連接的勢壘金屬層構(gòu)成；一個形成在第一電極上并與第一電極相接觸的抗熔膜，它由氮/硅原子組分比(N/Si)的范圍為0.6-1.2的氮化硅組成；以及一個形成在抗熔膜上并電連接于第一電極的第二電極，第二電極包含勢壘金屬層起阻擋Al的勢壘的作用。
2.一種半導(dǎo)體器件，包括一個半導(dǎo)體襯底;一個形成在半導(dǎo)體襯底上的第一電極，它包含一個形成在半導(dǎo)體襯底上的Al連接層和一個形成在第一Al連接層并與之電連接的勢壘金屬層，勢壘金屬層起阻擋Al的勢壘的作用;一個帶有錐形開口、部分覆蓋第一電極并暴露出勢壘金屬層表面的絕緣膜;一個部分覆蓋絕緣膜的抗熔膜，它形成時要使抗熔膜沿著開口的錐形內(nèi)表面與第一電極的勢壘金屬層相接觸，抗熔膜由氮/硅原子組分比(N/Si)的范圍為0.6-1.2的氮化硅組成;以及一個形成在抗熔膜上可與第一電極電連接的第二電極，二個電極之間插入有抗熔膜，第二電極由勢壘金屬層組成，起阻擋Al的勢壘的作用。
3.一種半導(dǎo)體器件，包括一個半導(dǎo)體襯底;一個形成在半導(dǎo)體襯底上的第一電極，該第一電極包含一個第一Al連接層和一個形成在第一Al連接層上的第二勢壘金屬層，而二者之間形成有一個第一勢壘金屬層;一形成在第一電極上并與第一電極相接觸的第一抗熔膜;一個形成在第一抗熔膜上的第一浮置電極;一個形成在第一浮置電極上的第二抗熔膜;以及一個形成在第二抗熔膜上的第二電極，該第二電極包含一個通過與第一電極間的第二抗熔膜和第一電極相連接的第三勢壘金屬層和一個形成在第三勢壘金屬上的第二Al連接層。
4.根據(jù)權(quán)利要求3的半導(dǎo)體器件，其中，第一和第二抗熔膜由氮化硅組成，其氮/硅原子組分比(N/Si)的范圍為0.6-1.2。
5.一種半導(dǎo)體器件，包括一個半導(dǎo)體襯底;形成在半導(dǎo)體襯底同一平面上的第一電極和第二電極，二者之間插入有一層絕緣膜使兩電極以一預(yù)定的間距設(shè)置;一層形成在第一和第二電極以及絕緣膜上的抗熔膜，它由氮/硅原子組分比(N/Si)的范圍為0.6-1.2的氮化硅組成;以及一個形成在抗熔膜上的浮置柵。
6.一種制造半導(dǎo)體器件的方法，包括下列步驟在一個半導(dǎo)體襯底的主表面上形成一個第一電極，該第一電極包括一個形成在半導(dǎo)體襯底上的Al連接層和一個形成在Al連接層上起阻擋Al的勢壘作用的勢壘金屬層;在半導(dǎo)體襯底上形成一個絕緣膜以便覆蓋第一電極;在絕緣膜中形成一個開口以便部分地暴露出第一電極;用等離子CVD方法形成一層抗熔膜，要使其部分地覆蓋絕緣膜并經(jīng)由開口與第一電極的勢壘金屬層相接觸，抗熔膜由氮/硅原子組分比(N/Si)范圍為0.6-1.2的氮化硅組成;以及在抗熔膜上形成一個第二電極，該第二電極由用于起阻擋Al的勢壘作用的勢壘金屬層組成。
7.根據(jù)權(quán)利要求6的方法，其中，形成第二電極的步驟包含形成一個單層式第二電極。
8.根據(jù)權(quán)利要求6的方法，其中，形成第二電極的步驟包含形成一個多層式第二電極。
9.根據(jù)權(quán)利要求6的方法，其中，形成開口的步驟包含形成一個錐形開口，其頂部直徑大于其底部直徑。
全文摘要
一種半導(dǎo)體器件，其半導(dǎo)體襯底上形成有第一電極，它包含一形成在襯底上的第一Al連接層和一形成在第一Al連接層上并與之電連接、用以阻擋Al的勢壘金屬層。在其上形成一個絕緣膜以便覆蓋第一電極。在絕緣膜中形成一個開口以暴露第一電極。形成一個抗熔膜使之部分覆蓋絕緣膜并與第一電極的勢壘金屬層通過它們之間的開口相接觸。抗熔膜由氮/硅原子組分比范圍為0.6—1.2的氮化硅組成。在抗熔膜上形成包含阻擋Al的勢壘金屬層的第二電極。
文檔編號H01L21/82GK1107255SQ9410828
公開日1995年8月23日 申請日期1994年7月5日 優(yōu)先權(quán)日1993年7月5日
發(fā)明者高木萬里子, 吉井一郎, 波磨薰, 池田直樹, 安田浩朗 申請人:株式會社東芝, 東芝微電子公司