專利名稱:制造nand閃速存儲器件的方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及制造NAND閃速存儲器件的方法，更具體而言，涉及制造可以改善編程干擾的NAND閃速存儲器件的方法。
背景技術(shù)：
NAND閃速存儲具有串結(jié)構(gòu)，所述串結(jié)構(gòu)中源極選擇線(SSL)和漏極選擇線(DSL)柵極與16-64個單元柵極串聯(lián)排列在源極線和位線之間。所述源極選擇線(SSL)和漏極選擇線(DSL)柵極通常比單元柵極大。由于單元電流的限制，排列在第一串中的單元柵極數(shù)通常是32。
以這種方式進(jìn)行閃速存儲器件的單元編程，以便對選定的單元柵極施加15V-20V的電壓和對未選定的單元柵極施加約10V的通過電壓(pass voltage)(Vpass)，使得導(dǎo)入位線的載流子通過選定的單元柵極的柵極絕緣層并且使浮動?xùn)艠O充電。
一般而言，NAND閃速存儲器件使用這樣的方法對位線施加0V電壓，以改善選定溝道的充電效率和未選定溝道的自增壓(self-boosting)，以抑制編程干擾。
然而，如果集成度增加且柵極的設(shè)計規(guī)則復(fù)雜，在自增壓操作時，在未選定單元串的源極選擇線SSL或漏極選擇線DSL的漏極產(chǎn)生GIDL(柵極誘發(fā)漏極漏電)。因此，出現(xiàn)編程干擾，其中不希望的電子被注入相鄰的存儲單元并且編程所述單元。這引起器件可靠性和良品率迅速降低。
如果充分保證源極選擇線SSL和漏極選擇線DSL與相鄰的存儲單元之間的距離，編程干擾可以被控制到不超過90nm。然而，當(dāng)集成度增加時很難保證足夠的距離。為了解決這個問題，已經(jīng)提出了減小漏極選擇線DSL和源極選擇線SSL尺寸的方法。
然而，如果減小源極選擇線SSL的尺寸，在編程時，在未選定位線的增壓溝道和公共源極(common source)之間引起關(guān)閉漏電流(punch-off leakage)。這引起溝道增壓水平的降低，導(dǎo)致編程干擾加重。
此外，如果減小漏極選擇線DSL的尺寸，漏極選擇晶體管的閾值電壓Vt降低。因此，降低了溝道預(yù)充電電壓水平并且降低了增壓水平，導(dǎo)致編程干擾加重。

發(fā)明內(nèi)容在一個實施方案中，本發(fā)明涉及制造NAND閃速存儲器件的方法，其中源極選擇線SSL、漏極選擇線DSL、源極線和位線的半導(dǎo)體襯底被選擇性地凹進(jìn)或完全地凹進(jìn)至預(yù)定深度，因此增加了柵極的有效溝道長度并且還減少編程干擾。
根據(jù)本發(fā)明的一個方面，本發(fā)明提供了制造NAND閃速存儲器件的方法，所述方法包括使待形成源極選擇線和漏極選擇線半導(dǎo)體襯底部分選擇性地或完全凹進(jìn)到預(yù)定深度。
根據(jù)本發(fā)明的另一方面，本發(fā)明提供了制造NAND閃速存儲器件的方法，所述方法包括下列步驟，選擇性地或完全地凹進(jìn)半導(dǎo)體襯底待形成源極選擇線和漏極選擇線的部分并且隨后進(jìn)行退火，在凹進(jìn)的半導(dǎo)體襯底上沉積柵極絕緣層、浮動?xùn)艠O的第一多晶硅層和第一硬掩膜層達(dá)到預(yù)定厚度，然后蝕刻預(yù)定的區(qū)域來形成溝槽，在整個表面上沉積第一絕緣層以便埋置所述溝槽，去除第一絕緣層以暴露第一硬掩膜層的頂面，從而形成隔離結(jié)構(gòu)，在整個表面上沉積浮動?xùn)艠O的第二多晶硅層然后蝕刻預(yù)定的區(qū)域。
根據(jù)本發(fā)明的又一個方面，本發(fā)明提供了制造NAND閃速存儲器件的方法，所述方法包括蝕刻半導(dǎo)體襯底的預(yù)定區(qū)域以形成溝槽，然后在整個表面上沉積第一絕緣層以便埋置所述溝槽，去除第一絕緣層以暴露半導(dǎo)體襯底的頂面，形成隔離結(jié)構(gòu)，選擇性地或完全地凹進(jìn)半導(dǎo)體襯底待形成源極選擇線和漏極選擇線的部分并且隨后退火，在整個表面上沉積柵極絕緣層和浮動?xùn)艠O的第二多晶硅層，然后蝕刻浮動?xùn)艠O的第二多晶硅層和柵極絕緣層的預(yù)定區(qū)域使得隔離結(jié)構(gòu)的頂面暴露出來。
當(dāng)結(jié)合附圖考慮時，通過參考下面的詳細(xì)描述將會對本發(fā)明有更徹底的理解，很多伴隨的優(yōu)點也將更顯而易見，其中相同的附圖標(biāo)記表示相同或類似部件或部分，其中圖1是根據(jù)本發(fā)明的第一實施方案使用自對準(zhǔn)STI(淺槽隔離)制造NAND閃速存儲器件的方法的布置(layout)圖；圖2A-2F是沿著圖1中線A-A的NAND閃速存儲器件橫截面圖；圖3A-3F是沿著圖1中線B-B的NAND閃速存儲器件橫截面圖；圖4是根據(jù)本發(fā)明的第二實施方案使用普通(common)STI制造NAND閃速存儲器件的方法的布置圖；圖5A-5E是沿著圖4中線C-C的NAND閃速存儲器件橫截面圖；和圖6A-6E是沿著圖4中線D-D的NAND閃速存儲器件橫截面圖。
具體實施方式現(xiàn)在將結(jié)合確定的示范性實施方案參考附圖詳細(xì)描述本發(fā)明。
圖1是根據(jù)本發(fā)明的第一實施方案使用自對準(zhǔn)STI制造NAND閃速存儲器件的方法的布置圖。
使半導(dǎo)體襯底待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(jìn)(以10r表示)至預(yù)定厚度。通過半導(dǎo)體襯底的預(yù)定區(qū)域中形成的隔離結(jié)構(gòu)限定有源區(qū)10a和場區(qū)10b。
在有源區(qū)10a中形成浮動?xùn)艠O10c的第二多晶硅層，在浮動?xùn)艠O10c的第二多晶硅層上形成第二多晶硅層10d與場區(qū)10b重疊。在第二多晶硅層10d上形成介電層10e。限定控制柵極10f跨越有源區(qū)10a和場區(qū)10b。使用控制柵極10f作為掩膜圖案化浮動?xùn)艠O10c的第二多晶硅層和第二多晶硅層10d，因此形成浮動?xùn)艠O。
圖2A-2F是NAND閃速存儲器件沿著圖1中線A-A的橫截面圖，圖3A-3F是NAND閃速存儲器件沿著圖1中線B-B的橫截面圖。
參考圖2A和圖3A，為了增加源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt，在半導(dǎo)體襯底100待形成源極選擇線SSL和漏極選擇線DSL的部分上進(jìn)行離子注入。因此，源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt比單元的閾值電壓Vt高。
在半導(dǎo)體襯底100的上的預(yù)定區(qū)域形成掩膜(未顯示)。使用所述掩膜凹進(jìn)(在圖3A中以“102”表示)半導(dǎo)體襯底100待形成源極選擇線SSL和漏極選擇線DSL的部分?？梢酝ㄟ^使用混合氣體和例如為100W-3KW的等離子能形成凹進(jìn)102，在所述混合氣體中添加劑氣體例如HBr、Ar和He例如被加入Cl2。凹進(jìn)區(qū)域只在待形成源極選擇線SSL和漏極選擇線DSL的部分形成。因此，在圖2A中沒有顯示，而只在圖3A中顯示。
在這種情況下，在凹進(jìn)(102)過程中，所述半導(dǎo)體襯底100受到損傷。為了修復(fù)損傷的半導(dǎo)體襯底100，可以在例如850℃-1500℃的低修復(fù)溫度(booting temperature)下在爐子中進(jìn)行退火。
參考圖2B和圖3B，在凹進(jìn)的半導(dǎo)體襯底100上依次形成柵極絕緣層104、浮動?xùn)艠O106的第一多晶硅層和第一硬掩膜層108。
參考圖2C和圖3C，蝕刻第一硬掩膜層108和浮動?xùn)艠O106的第一多晶硅層的預(yù)定區(qū)域。使用第一硬掩膜層108和浮動?xùn)艠O106的第一多晶硅層作為掩膜蝕刻柵極絕緣層104和半導(dǎo)體襯底100的部分來形成溝槽(未顯示)。
將第一絕緣層沉積在整個表面上以便埋置所述溝槽。使用單個層，例如HDP(高密度等離子體)、BPSG(硼磷硅酸鹽玻璃)或SOG(玻璃上旋涂層)或HDP、BPSG和SOG的堆疊層，所述第一絕緣層可以優(yōu)選地形成厚度為300-10000。
隨后去除第一絕緣層以暴露第一硬掩膜層108的頂面。去除第一絕緣層的方法可以優(yōu)選地使用CMP(化學(xué)機(jī)械拋光)或深腐蝕。使用液化的化學(xué)品去除第一硬掩膜層108以形成具有凸起的隔離結(jié)構(gòu)110(見圖2C)。因此，限定了場區(qū)A和有源區(qū)B。相應(yīng)地在場區(qū)形成隔離結(jié)構(gòu)110，所述隔離結(jié)構(gòu)110在圖3C中沒有顯示。
參考圖2D和圖3D，在整個表面上沉積浮動?xùn)艠O112的第二多晶硅層。蝕刻浮動?xùn)艠O112的第二多晶硅層的預(yù)定區(qū)域。在整個表面上沉積IPO(inter-poly oxide，多晶硅層間氧化膜)介電層114。介電層114可以是ONO層。
參考圖2E和圖3E，去除在源極選擇線(SSL)和漏極選擇線(DSL)區(qū)域中形成的介電層114的預(yù)定區(qū)域。通過干法蝕刻去除介電層114。這是因為如果通過濕式蝕刻去除介電層114，與源極選擇線SSL和漏極選擇線DSL的柵極鄰近的柵極可以受到侵蝕并且降低了工藝的可控制性。
在整個表面上形成控制柵極的導(dǎo)電層以形成控制柵極。優(yōu)選地，控制柵極的導(dǎo)電層的形成包括沉積第二多晶硅層116、鎢層或硅化鎢膜118和第二硬掩膜層120并且蝕刻第二多晶硅層116、鎢層或硅化鎢膜118和第二硬掩膜層120，使得導(dǎo)電層由鎢層或硅化鎢膜118和第二多晶硅層116組成。
使用控制柵極作為掩膜蝕刻介電層114、浮動?xùn)艠O112的第二多晶硅層、浮動?xùn)艠O106的第一多晶硅層和柵極絕緣層104，形成包含多晶硅層112和106的浮動?xùn)艠O。從而完成了具有浮動?xùn)艠O、介電層114和控制柵極的柵極122。
沉積第二絕緣層來埋置在柵極122和柵極122之間。蝕刻第二絕緣層來形成柵極122的側(cè)壁上的隔離物124。
參考圖2F和3F，在整個表面上沉積緩沖氧化物層126和第三絕緣層128。緩沖氧化物層126和第三絕緣層128經(jīng)過干法蝕刻，由此暴露出待形成源極線接點的區(qū)域。第三絕緣層128可以優(yōu)選地使用氮化物層在250℃-900℃的溫度下通過LP-CVD(低壓化學(xué)蒸汽沉積)或PE-CVD(等離子體增強(qiáng)化學(xué)蒸汽沉積)形成。
將暴露的區(qū)域埋置然后拋光，由此形成插塞130(圖3F)。插塞130可以優(yōu)選地使用多晶硅、鎢、氮化鎢或阻擋金屬(例如Ti、TiN、CoSi或Ta)形成。
通過如上所述使半導(dǎo)體襯底100待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(jìn)(以“102”表示)至預(yù)定厚度，可以增加溝道長度。因此，還未編程的單元的溝道被預(yù)充電至Vcc(電源電壓)-Vt(閾值電壓)，然后通過自增壓操作增壓。由此可以減少單元的柵極和溝道之間的電壓差，還可以防止單元編程時的編程干擾現(xiàn)象。
圖4是根據(jù)本發(fā)明的第二實施方案使用普通STI制造NAND閃速存儲器件的方法的布置圖。
參考圖4，通過在半導(dǎo)體襯底的預(yù)定區(qū)域中形成隔離結(jié)構(gòu)來限定有源區(qū)1和場區(qū)2。使半導(dǎo)體襯底待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(jìn)(以“3”表示)至預(yù)定厚度。
在有源區(qū)1中形成浮動?xùn)艠O4的第二多晶硅層，在浮動?xùn)艠O4的第二多晶硅層上形成介電層5。限定控制柵極6跨越有源區(qū)1和場區(qū)2。使用控制柵極6作為掩模圖案化浮動?xùn)艠O4的第二多晶硅層，從而形成浮動?xùn)艠O。
圖5A-5E是所述NAND閃速存儲器件沿著圖4中線C-C的橫截面圖和圖6A-6E是NAND閃速存儲器件沿著圖4中線D-D的橫截面圖。
參考圖5A和6A，蝕刻部分半導(dǎo)體襯底200以形成溝槽(未顯示)。在整個表面上形成第一絕緣層以便埋置溝槽。例如通過使用HDP、BPSG或SOG，第一絕緣層可以優(yōu)選地形成厚度300-10000。
然后去除第一絕緣層以暴露半導(dǎo)體襯底200的頂面，從而形成隔離結(jié)構(gòu)202(圖5A)。由此，限定了場區(qū)1和有源區(qū)2。第一絕緣層的去除可以優(yōu)選地使用例如CMP或回蝕(etch-back)進(jìn)行。
參考圖5B和6B，為了增加源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt，在待形成半導(dǎo)體襯底200的源極選擇線SSL和漏極選擇線DSL的部分上進(jìn)行離子注入。因此，源極選擇線SSL和漏極選擇線DSL的閾值電壓Vt比單元的閾值電壓Vt高。
在半導(dǎo)體襯底200的預(yù)定區(qū)域中形成掩模(未顯示)。使用掩模使半導(dǎo)體襯底200待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(jìn)(在圖6B中以“204”表示)。凹進(jìn)204可以優(yōu)選地通過使用混合氣體和例如100W-3KW的等離子能來形成，所述混合氣體中添加劑氣體例如HBr、Ar和He被加入Cl2。凹進(jìn)區(qū)域只在待形成源極選擇線SSL和漏極選擇線DSL的部分上形成。因此，在圖5B中沒有顯示，而只在圖6B中顯示。
在這種情況下，在凹進(jìn)(204)過程中，半導(dǎo)體襯底200受到損傷。為了修復(fù)損傷的半導(dǎo)體襯底200，可以優(yōu)選在850℃-1500℃的低修復(fù)溫度下在爐子中進(jìn)行退火。
參考圖5C和6C，在整個表面上沉積柵極絕緣層206和浮動?xùn)艠O208的第二多晶硅層。去除浮動?xùn)艠O208的第二多晶硅層和柵極絕緣層206的預(yù)定區(qū)域以便暴露隔離結(jié)構(gòu)202的頂面。
參考圖5D和6D，在整個表面上沉積IPO介電層210。介電層210可以優(yōu)選地是ONO層。去除源極選擇線(SSL)和漏極選擇線(DSL)區(qū)域中形成的介電層210的預(yù)定區(qū)域。通過干法蝕刻去除介電層210。如果通過濕式蝕刻去除介電層210，與源極選擇線SSL和漏極選擇線DSL柵極相鄰的柵極可能被侵蝕并且降低工藝的可控制性。
在整個表面上沉積第二多晶硅層212、鎢層或硅化鎢膜214和硬掩膜層216。蝕刻第二多晶硅層212、鎢層或硅化鎢膜214和硬掩膜層216，以形成具有鎢層或硅化鎢膜214和第二多晶硅層212的控制柵極。
使用控制柵極作為掩膜蝕刻介電層210、浮動?xùn)艠O208的第二多晶硅層和柵極絕緣層206，形成具有多晶硅層208的浮動?xùn)艠O。從而形成包含浮動?xùn)艠O、介電層210和控制柵極的柵極218。
沉積第二絕緣層以埋置在柵極218和柵極218之間。蝕刻第二絕緣層以在柵極218的側(cè)壁上形成隔離物220。
參考圖5E和6E，在整個表面上沉積緩沖氧化物層222和第三絕緣層224。緩沖氧化物層222和第三絕緣層224經(jīng)過干法蝕刻，由此暴露待形成源極線接觸的區(qū)域。第三絕緣層224可以優(yōu)選地使用氮化物層在250℃-900℃的溫度下通過例如LP-CVD或PE-CVD形成。
將暴露的區(qū)域埋置然后拋光，由此形成插塞226。插塞226可以優(yōu)選地使用多晶硅、鎢、氮化鎢或阻擋金屬(例如Ti、TiN、CoSi或Ta)形成。
通過如上所述使半導(dǎo)體襯底200待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(jìn)(204)至預(yù)定厚度，可以增加溝道長度。因此，還未編程的單元的溝道被預(yù)充電至Vcc-Vt，然后通過自增壓操作增壓。由此可以減少單元的柵極和溝道之間的電壓差，還可以防止單元編程時的編程干擾現(xiàn)象。
如上所述，根據(jù)本發(fā)明，待形成源極選擇線SSL和漏極選擇線DSL的部分凹進(jìn)至預(yù)定厚度。因此，可以增加溝道長度。由此，還未編程的單元的溝道被預(yù)充電至Vcc-Vt，然后通過自增壓操作增壓。所以，可以防止編程干擾現(xiàn)象，單元由此被編程，在所述編程干擾現(xiàn)象中單元的柵極和溝道之間的電壓差突然減少。此外，可以改善器件的可靠性和良品率。
雖然已經(jīng)結(jié)合實際的示范性實施方案描述了本發(fā)明，但本發(fā)明不限于公開的實施方案，相反地，本發(fā)明期望覆蓋包括在附加的權(quán)利要求
書的精神和范圍內(nèi)的各種修改和等同的安排。
權(quán)利要求
1.一種制造NAND閃速存儲器件的方法，所述方法包括下列步驟提供半導(dǎo)體襯底；和使待形成源極選擇線和漏極選擇線的半導(dǎo)體襯底部分選擇性地或完全地凹進(jìn)。
2.權(quán)利要求
1的方法，其包括使用向Cl2加入添加劑氣體的混合氣體和使用100W-3KW的等離子能形成凹進(jìn)部分。
3.權(quán)利要求
2的方法，其中所述添加劑氣體選自HBr、Ar和He。
4.一種制造NAND閃速存儲器件的方法，所述方法包括下列步驟使待形成源極選擇線和漏極選擇線的半導(dǎo)體襯底部分選擇性地或完全地凹進(jìn)；使半導(dǎo)體襯底退火；在凹進(jìn)的半導(dǎo)體襯底上沉積柵極絕緣層、浮動?xùn)艠O的第一多晶硅層和第一硬掩膜層；蝕刻第一硬掩膜層、第一多晶硅層、柵極絕緣層和半導(dǎo)體襯底來形成溝槽；在所述溝槽和第一硬掩膜層上沉積第一絕緣層以填充所述溝槽；除去第一絕緣層以形成隔離結(jié)構(gòu)；除去第一硬掩膜層；和在第一多晶硅層和隔離結(jié)構(gòu)上沉積浮動?xùn)艠O的第二多晶硅層。
5.權(quán)利要求
4的方法，其包括使用向Cl2加入添加劑氣體的混合氣體和使用100W-3KW的等離子能形成凹進(jìn)部分。
6.權(quán)利要求
5的方法，其中所述添加劑氣體選自HBr、Ar和He。
7.權(quán)利要求
4的方法，其包括在850℃-1500℃下進(jìn)行的退火。
8.權(quán)利要求
4的方法，其進(jìn)一步包括下列步驟沉積第二多晶硅層之后，蝕刻第二多晶硅層的部分；在包含蝕刻的第二多晶硅層的整個表面上形成介電層；除去在源極選擇線和漏極選擇線中形成的介電層；在整個表面上形成控制柵極的導(dǎo)電層；和通過蝕刻導(dǎo)電層到柵極絕緣層，在半導(dǎo)體襯底上形成柵極。
9.權(quán)利要求
4的方法，其進(jìn)一步包括在凹進(jìn)形成方法之前，在待形成源極選擇線和漏極選擇線的半導(dǎo)體襯底部分上進(jìn)行離子注入的步驟。
10.一種制造NAND閃速存儲器件的方法，所述方法包括下列步驟在半導(dǎo)體襯底中形成隔離結(jié)構(gòu)；使半導(dǎo)體襯底待形成源極選擇線和漏極選擇線的部分選擇性地或完全地凹進(jìn)；使半導(dǎo)體襯底退火；和沉積柵極絕緣層和浮動?xùn)艠O的多晶硅層。
11.權(quán)利要求
10的方法，其包括使用向Cl2加入添加劑氣體的混合氣體和使用100W-3KW的等離子能形成凹進(jìn)部分。
12.權(quán)利要求
11的方法，其中所述添加劑氣體選自HBr、Ar和He。
13.權(quán)利要求
10的方法，其包括在850℃-1500℃下進(jìn)行的退火。
14.權(quán)利要求
10的方法，其進(jìn)一步包括下列步驟沉積柵極絕緣層和浮動?xùn)艠O的多晶硅層之后，蝕刻多晶硅層和柵極絕緣層的部分以便暴露所述隔離結(jié)構(gòu)；在包含蝕刻的多晶硅層的整個表面上形成介電層；除去在源極選擇線和漏極選擇線中形成的介電層；在整個表面上形成控制柵極的導(dǎo)電層；和通過蝕刻導(dǎo)電層到柵極絕緣層，形成半導(dǎo)體襯底上的柵極。
15.權(quán)利要求
10的方法，其進(jìn)一步包括在形成隔離結(jié)構(gòu)之后，對半導(dǎo)體襯底待形成源極選擇線和漏極選擇線的部分上進(jìn)行離子注入的步驟。
16.一種NAND閃速存儲器件，其包含在半導(dǎo)體襯底上形成的單元柵極；在單元柵極的一側(cè)的半導(dǎo)體襯底上形成的源極選擇線；和在單元柵極的另一側(cè)的半導(dǎo)體襯底上形成的漏極選擇線，其中所述源極選擇線和所述漏極選擇線在半導(dǎo)體襯底的凹進(jìn)部分中形成。
17.權(quán)利要求
16的NAND閃速存儲器件，其中所述凹進(jìn)的部分選擇性地或完全位于待形成源極選擇線和漏極選擇線的位置。
專利摘要
本發(fā)明公開了一種制造NAND閃速存儲器件的方法。使半導(dǎo)體襯底上待形成源極選擇線SSL和漏極選擇線DSL的部分選擇性地或完全地凹進(jìn)至預(yù)定深度。由此，可以增加?xùn)艠O的溝道長度并且可以減少干擾。因而可以改善器件的可靠性和良品率。
文檔編號H01L23/522GK1996574SQ200710001227
公開日2007年7月11日 申請日期2007年1月4日
發(fā)明者嚴(yán)在哲, 金南經(jīng) 申請人:海力士半導(dǎo)體有限公司導(dǎo)出引文BiBTeX, EndNote, RefMan