專利名稱:不對(duì)稱半導(dǎo)體裝置及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例總體而言涉及一種半導(dǎo)體裝置。更具體而言，本發(fā)明的實(shí)施例涉及具有低電壓和高電壓晶體管的組合的半導(dǎo)體裝置及制造這些半導(dǎo)體裝置的方法。
背景技術(shù)：
電子產(chǎn)品的制造一直是在壓力下進(jìn)行的以使器件具有擴(kuò)展功能和低價(jià)格。一個(gè)示例是無線便攜式電話，其中制造商與轉(zhuǎn)售者之間的堅(jiān)定競(jìng)爭(zhēng)使得便攜式電話保持低價(jià)格，即使便攜式電話的功能迅速擴(kuò)展。實(shí)際上，現(xiàn)在便攜式電話包括例如e-mail、網(wǎng)頁瀏覽、文本通訊、音樂存儲(chǔ)、攝影和視頻回放的功能。
為了便于以低價(jià)格擴(kuò)展裝置功能的趨勢(shì)，制造商必須發(fā)展新的處理結(jié)構(gòu)體系和算法，而且還要發(fā)展以低制造成本允許更密集裝置集成的新的半導(dǎo)體技術(shù)。然而，提高的裝置集成度通常需要目前為止不相容的技術(shù)混合到公共的器件襯底中。
許多現(xiàn)代的電子裝置，例如便攜式電話受益于在各種電路(例如數(shù)據(jù)加密和解密)的設(shè)備中包括低電壓(＜3.3VDC)CMOS裝置(例如晶體管)。然而，相同的電子裝置也受益于在其他電路(例如調(diào)制器/解調(diào)制器和功率放大器)的設(shè)備中包括相對(duì)高電壓(＞5VDC)裝置。不幸的是，高電壓裝置通常在低電壓不能有效工作，且低電壓裝置會(huì)被高電壓損壞。這些事實(shí)常導(dǎo)致常規(guī)技術(shù)中提供單獨(dú)的集成電路，在主裝置中一個(gè)實(shí)施為低電壓裝置且另一個(gè)實(shí)施為高電壓裝置。然而，在產(chǎn)生的與集成密度和制造成本相關(guān)的壓力下，這種涉及共同提供不同類型裝置的方法是不可能的。
為了克服此問題，已經(jīng)發(fā)展了許多技術(shù)方案。例如，提出了公知為“不對(duì)稱”金屬-氧化物-半導(dǎo)體(MOS)晶體管的裝置。在這種MOS裝置的類型中，漏區(qū)相對(duì)于對(duì)應(yīng)的源區(qū)擴(kuò)展很大。采用此結(jié)構(gòu)，可以在低電壓占主流的系統(tǒng)中實(shí)施不對(duì)稱MOS晶體管，且仍然以相對(duì)高電壓操作而沒有顯著的損壞危險(xiǎn)。
圖1顯示了嵌入在兩個(gè)淺溝槽隔離(STI)結(jié)構(gòu)14之間的示范性不對(duì)稱MOS晶體管10。從圖1可知，不對(duì)稱MOS晶體管10是具有形成在p摻雜阱15上的柵極11的p溝道MOS型晶體管。源電極12連接到重n摻雜源區(qū)17，且漏電極連接到重n摻雜漏區(qū)18。輕n摻雜區(qū)圍繞重n摻雜漏區(qū)18。
圍繞重n摻雜漏區(qū)18的輕n摻雜阱/區(qū)給予晶體管10兩個(gè)性質(zhì)。首先，柵極11下的有效溝道長(zhǎng)度(LEFF)減小。第二，漏區(qū)18被有效放大，因此給不對(duì)稱MOS晶體管10以更高擊穿電壓(即承受更高施加電壓的更大能力)。
不對(duì)稱MOS晶體管的一個(gè)具體示例在美國專利6,624,487中公開，其主題引用在此處作為參考。在圖2中描述了類似的裝置。
在圖2中，一對(duì)不對(duì)稱MOS晶體管32、34設(shè)置在靜電釋放(ESD)電路中。在第一MOS晶體管32中，柵電極45交疊一部分輕n摻雜阱42，該輕n摻雜阱中設(shè)置有重n摻雜漏極44。類似地，對(duì)于第二MOS晶體管34，柵電極49交疊一部分輕n摻雜阱51，在該輕n摻雜阱中設(shè)置有重n摻雜漏極48。在所示出的示例中，第一和第二MOS晶體管32、34的漏極共同連接到端子(未顯示)。各個(gè)第一和第二MOS晶體管32、34的相應(yīng)柵極45、49也共同連接。位于N阱42、51與襯底40之間的界面處的深的漏極延伸結(jié)提供大的結(jié)區(qū)，在被負(fù)機(jī)械ESD事件正向偏置的過程中，該結(jié)區(qū)能處理從襯底40穿過到上述端子的大電流。
雖然證明圖2的不對(duì)稱MOS晶體管32、34對(duì)于處理相對(duì)高的電壓是有用的，但它們?nèi)鄙?或不足)彼此之間的以及與其他鄰近器件之間的電隔離。為了克服此電隔離問題，通常在結(jié)合了適用于較高施加電壓的不對(duì)稱MOS晶體管的襯底內(nèi)包括兩個(gè)額外的結(jié)構(gòu)。這些額外結(jié)構(gòu)有時(shí)稱為“保護(hù)環(huán)”和“三重阱(triple wells)”。
圖3示意性地示出了半導(dǎo)體裝置70內(nèi)的保護(hù)環(huán)86和三重阱84的使用和設(shè)置。通常的半導(dǎo)體裝置70包括例如分開的n溝道晶體管82和p溝道晶體管80，并被多個(gè)淺溝槽隔離(STI)結(jié)構(gòu)74圍繞。反過來，STI結(jié)構(gòu)74被偏壓為VDD的中間N阱和偏壓為VSS的中間P阱所分開。共同形成保護(hù)環(huán)86的STI結(jié)構(gòu)74和斷續(xù)的N阱和P阱所產(chǎn)生的效果是增加晶體管80與82之間以及與其他鄰近裝置之間的電隔離之一。
三重阱84也在圖3中示出并設(shè)置在晶體管82的擴(kuò)大的P阱區(qū)下面。三重阱84典型地由與擴(kuò)大的P阱相鄰的輕n摻雜區(qū)形成。像保護(hù)環(huán)86那樣，三重阱84顯著增加晶體管82關(guān)于其他相鄰設(shè)置在襯底上的裝置的電隔離，且尤其防止從P阱經(jīng)過P型襯底的電流泄漏。
雖然保護(hù)環(huán)和三重阱可以用于有效隔離襯底上的不對(duì)稱MOS裝置，它們的形成使得整個(gè)制造工藝顯著復(fù)雜并增加了制造成本。即，提供保護(hù)環(huán)和三重阱消耗了日益不足的襯底面積，并需要使用額外的制造掩模。因此，非常期待與成本有效制造相關(guān)并在襯底中結(jié)合不對(duì)稱MOS裝置的新技術(shù)。

發(fā)明內(nèi)容本發(fā)明的實(shí)施例提供了包括在同一襯底上的高電壓不對(duì)稱裝置和低電壓裝置的半導(dǎo)體裝置。這些不同的裝置類型可以通過有效的制造工序形成在襯底上，該工序包括數(shù)目減少的獨(dú)立制造工藝。例如，本發(fā)明的實(shí)施例允許在包含高電壓不對(duì)稱裝置和低電壓裝置的半導(dǎo)體裝置的制造中使用較少掩模。
因此，在一個(gè)實(shí)施例中，本發(fā)明提供半導(dǎo)體裝置，包括高電壓不對(duì)稱NMOS和PMOS裝置以及低電壓NMOS和PMOS裝置，其設(shè)置在襯底上并被多個(gè)在襯底中設(shè)置到第一深度的隔離結(jié)構(gòu)分開，其中高電壓NMOS裝置的漏區(qū)和低電壓PMOS裝置的溝道區(qū)特征在于第二深度的第一摻雜劑注入，且高電壓PMOS裝置的漏區(qū)和低電壓NMOS裝置的溝道區(qū)特征在于第三深度的第二摻雜劑注入，且其中第二和第三深度小于第一深度。
在相關(guān)實(shí)施例中，第二和第三深度基本相等，且/或第二深度與第一深度之比或第三深度與第一深度之比處于約三分之一到二分之一的范圍內(nèi)。
在相關(guān)實(shí)施例中，高電壓不對(duì)稱NMOS和PMOS裝置和低電壓NMOS和PMOS裝置的每個(gè)都包括基本相同厚度的柵極氧化物層。
在一些相關(guān)實(shí)施例中，高電壓不對(duì)稱NMOS和PMOS裝置的各個(gè)漏區(qū)可以是輕摻雜漏極區(qū)或暈注入(halo implantation)區(qū)。
在另一實(shí)施例中，本發(fā)明提供了在襯底上形成高電壓和低電壓晶體管的方法，該方法包括在由延伸到襯底中第一深度的隔離結(jié)構(gòu)分開的襯底中至少形成第一高電壓晶體管阱和第一低電壓晶體管阱，并使用第一注入工藝向襯底中同時(shí)注入第一導(dǎo)電類型的摻雜劑到第二深度，以形成第一低電壓晶體管阱中的溝道區(qū)和第一高電壓晶體管阱中的漏區(qū)，其中第二深度小于第一深度。
在相關(guān)實(shí)施例中，該方法還可以包括在由延伸到襯底中第一深度的隔離結(jié)構(gòu)所分開的襯底中至少形成第二高電壓晶體管阱和第二低電壓晶體管阱，并使用第二注入工藝在襯底中同時(shí)注入第二導(dǎo)電類型的摻雜劑到第三深度，以形成第二低電壓晶體管阱中的溝道區(qū)和第二高電壓晶體管阱中的漏區(qū)，其中第三深度小于第一深度。
下面參考附圖描述了本發(fā)明的實(shí)施例。應(yīng)該注意，各個(gè)元件不是按比例繪制的。實(shí)際上，某些尺寸的相對(duì)尺寸可以被任意放大或縮小，以提供額外的清晰度。相同的參考標(biāo)號(hào)指代相同或相似的元件。
圖1示出示意性的不對(duì)稱MOS晶體管；圖2示出多個(gè)設(shè)置在示意性電路中的不對(duì)稱MOS晶體管；圖3示出設(shè)置在襯底上具有相應(yīng)保護(hù)環(huán)和三重阱隔離結(jié)構(gòu)的不對(duì)稱MOS晶體管；圖4-9示出根據(jù)本發(fā)明一個(gè)實(shí)施例的示意性制造方法；圖10是示出用于制造與本發(fā)明實(shí)施例相同的半導(dǎo)體裝置的示意性制造工序的流程圖。
具體實(shí)施方式在下面的描述中，給出了本發(fā)明的幾個(gè)實(shí)施例。然而，本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，本發(fā)明可以實(shí)施為各種形式。因此，由權(quán)利要求
所限定的本發(fā)明的范圍不限于所公開的實(shí)施例，而是擴(kuò)展到下面描述的發(fā)明主題的改進(jìn)、變化和外推。在本說明書的文字中，可以省略某些公知設(shè)備的具體設(shè)置以免模糊了對(duì)實(shí)施例的發(fā)明方面的描述。
為了清楚和簡(jiǎn)化，后面的描述一般指形成在p摻雜襯底上的半導(dǎo)體裝置。然而，應(yīng)該理解，通過考慮相關(guān)制造工藝和材料的各種調(diào)整，也可以使用n摻雜襯底的各種實(shí)施例。
圖4-9共同示出用于制造同時(shí)具有低電壓和高電壓裝置(例如晶體管)的半導(dǎo)體裝置的各種制造工藝和示范性技術(shù)。各個(gè)制造工藝僅是本領(lǐng)域技術(shù)人員可以采用的制造工藝范圍的示例。本發(fā)明的范圍不具體限定于這些示范性制造工藝的具體類型或順序，除非在說明書中明確地如此表示。
如上所述，下面的描述關(guān)于附圖作出。附圖中的圖僅示出大得多的裝置中必須部分和/或選擇的元件。某些空間相對(duì)描述術(shù)語可以用在下面的描述文本中。這些術(shù)語不限制襯底上的元件的實(shí)際制造布局和設(shè)置。它們僅用于清楚地解釋某些示范性關(guān)系和制造方法。
例如，術(shù)語“在......上”可以用于表示一個(gè)元件、區(qū)域或?qū)又苯釉诹硪辉?、區(qū)域或?qū)由希蛘咝纬稍诹硪辉?、區(qū)域或?qū)由锨掖嬖谥虚g元件、區(qū)域或?qū)?。其他術(shù)語例如頂部和底部、垂直和水平(或側(cè)向)、上和下等應(yīng)該一般地理解為僅表示圖中示出的元件、區(qū)域和層之間的示意性的、相對(duì)的空間關(guān)系。
在圖4所示的實(shí)施例中，P型襯底100包括各種器件區(qū)，通常表示為A-A’、B-B’、C-C’和D-D’。襯底100可以由本領(lǐng)域公知的多種有用的半導(dǎo)體和半導(dǎo)體-絕緣材料形成，例如硅、絕緣體上硅、砷化鎵、硅-鍺、陶瓷等。
雖然器件區(qū)A-A’、B-B’、C-C’和D-D’在圖4中共同示出，但它們可以在襯底100中在各自位置處遠(yuǎn)遠(yuǎn)分開。因此，在圖中分開各個(gè)器件區(qū)的虛線一般地表示襯底100上的各個(gè)器件區(qū)之間的任何限定的空間關(guān)系。
如圖4所示，假設(shè)示意性襯底100輕摻雜P型雜質(zhì)(即P型)并內(nèi)置多個(gè)隔離結(jié)構(gòu)110。在示出的實(shí)施例中，可以使用幾種公知技術(shù)中的任何一種將每個(gè)隔離結(jié)構(gòu)110在襯底100內(nèi)大致形成到第一深度(D1)。隔離結(jié)構(gòu)110的實(shí)際幾何尺寸和深度將根據(jù)設(shè)計(jì)而變化，但通常隔離結(jié)構(gòu)110的布局和幾何尺寸用于(至少部分)限定形成在襯底100中的器件區(qū)(例如器件區(qū)A-A’、B-B’、C-C’和D-D’)之間的空間關(guān)系。器件區(qū)A-A’、B-B’、C-C’和D-D’分別使用公知技術(shù)摻雜以形成各個(gè)N型和P型阱120到150。(注意，圖9是進(jìn)一步示出包括阱區(qū)120到150的本發(fā)明的實(shí)施例的布局圖或自頂向下的透視圖)。
在一個(gè)實(shí)施例中，使用稱為淺溝槽隔離(STI)的公知制造技術(shù)形成隔離結(jié)構(gòu)110。然而，也可以使用當(dāng)前已知或后來發(fā)展出的其他制造技術(shù)(例如等離子體蝕刻和填充)來形成隔離結(jié)構(gòu)110。在一個(gè)實(shí)施例中，隔離結(jié)構(gòu)110由氮化硅形成，但可以替代地或額外地使用其他材料。在一個(gè)實(shí)施例中，隔離結(jié)構(gòu)110延伸到襯底100中第一深度D1，D1從約2500埃到3000埃變化。然而，第一深度D1將根據(jù)應(yīng)用和設(shè)計(jì)而變化。
眾所周知，特征為延伸到襯底100“中”第一深度(即在襯底上表面以下)的多個(gè)隔離結(jié)構(gòu)在一些實(shí)施例中也可以根據(jù)某些設(shè)計(jì)因素而稍微在襯底上表面上延伸。這種額外的幾何特征并未排除在“延伸到襯底中第一深度”的隔離結(jié)構(gòu)的描述之外。
用于限定襯底100的導(dǎo)電類型的P型雜質(zhì)材料(即一種或多種摻雜劑)以及P阱130和140的導(dǎo)電性質(zhì)可以根據(jù)用于在襯底中形成P型導(dǎo)電區(qū)和/或形成在襯底上的材料層的多種公知或以后發(fā)展的材料而確定。公知或以后發(fā)展的一種或多種N型摻雜劑可以用于限定形成在P型襯底100中的N阱120和150的導(dǎo)電性質(zhì)。P型和N型雜質(zhì)的摻雜或注入無論是一般的還是選擇性的，都可以使用多種公知技術(shù)來實(shí)現(xiàn)。
因此，在示出的示例中，N阱120和150可以通過向P型襯底100的適當(dāng)位置選擇性注入一種或多種N型摻雜劑而形成。當(dāng)然，當(dāng)代替地使用N型襯底時(shí)，P阱可以通過選擇性地向N型襯底的適當(dāng)位置注入一種或多種P型摻雜劑而類似地形成。
為了后續(xù)描述的目的，應(yīng)該理解，在阱140和150中隨后形成高電壓晶體管，并在阱130和120中隨后形成低電壓晶體管。認(rèn)識(shí)到此事實(shí)，各個(gè)阱可以稱為“高電壓和低電壓晶體管阱”。此外，在一個(gè)實(shí)施例中，形成在阱140和150中的高電壓晶體管形成為不對(duì)稱MOS晶體管，特征在于它們通過幾何尺寸和它們各自漏區(qū)的雜質(zhì)摻雜濃度而工作。
參考圖5，圖4的襯底100進(jìn)行進(jìn)一步的制造工藝以增加基本覆蓋阱120到150和相關(guān)的隔離結(jié)構(gòu)110的第一光致抗蝕劑層(例如掩模)310。然后可以蝕刻光致抗蝕劑掩模310以暴露低電壓N阱120和高電壓P阱140的部分。作為選擇，可以通過第一光致抗蝕劑掩模310的區(qū)域選擇性形成而暴露這些區(qū)域。在所示的示例中，隨后使用第一摻雜注入工藝將至少一種N型摻雜劑注入到低電壓N阱120的溝道摻雜區(qū)232和高電壓P阱140的漏區(qū)236。
在一個(gè)實(shí)施例中，此溝道摻雜區(qū)注入的深度延伸到約1000?！?0％的第二深度D2。然而，其他實(shí)施例將根據(jù)設(shè)計(jì)因素而受益于不同的第二深度D2的注入。例如，第二深度D2可以作為第一深度D1的函數(shù)而變化(或者反之)，且深度D2/D1之比可以用作有用的設(shè)計(jì)參數(shù)。在本發(fā)明的某些實(shí)施例中，D2/D1之比可以從約1/3到1/2變化。
通過延伸隔離結(jié)構(gòu)110的第一深度到基本上大于形成溝道區(qū)232和漏區(qū)236的第一注入工藝的第二深度(例如進(jìn)一步位于襯底100的上表面之下)，本發(fā)明的實(shí)施例很適于減小或完全消除常規(guī)實(shí)踐所需的對(duì)相關(guān)保護(hù)環(huán)和/或三重阱結(jié)構(gòu)的需要。因此，在襯底表面面積非常受限的許多應(yīng)用中，保護(hù)環(huán)和三重阱可以完全消除。然而，在對(duì)于表面面積限制較不敏感并受益于額外的電隔離的其他應(yīng)用中，可以增加保護(hù)環(huán)和三重阱以提供額外的電隔離。
參考圖6，在去除第一光致抗蝕劑掩模310之后，第二光致抗蝕劑層(例如另一掩模)320選擇性地形成(或形成并部分蝕刻)以暴露對(duì)應(yīng)于低電壓P阱130和高電壓N阱150的器件區(qū)域的部分。然后至少一種P型摻雜劑被選擇性地注入到第三深度D3以形成低電壓P阱130的溝道摻雜區(qū)234和高電壓N阱150的漏區(qū)238。
在示出的實(shí)施例中，第二注入工藝的第三深度D3可以基本等于第一摻雜注入工藝提供的第二深度D2。然而，其他實(shí)施例可以將此關(guān)系改為基本不等。實(shí)際上，第三深度D3的特征可以在于以類似于第二深度D2的方式形成(例如尺寸、各個(gè)元件深度比、相對(duì)雜質(zhì)濃度等)。
眾所周知，將形成在P阱140中的高電壓不對(duì)稱MOS晶體管的漏區(qū)與將形成在N阱120中的低電壓晶體管的溝道摻雜區(qū)同時(shí)形成。類似地，將形成在N阱150中的高電壓不對(duì)稱MOS晶體管的漏區(qū)與將形成在P阱130中的低電壓晶體管的溝道摻雜區(qū)同時(shí)形成。示出的實(shí)施例的此方面允許減少形成低電壓和高電壓器件所需的必要掩模和/或注入工藝的數(shù)目，因此簡(jiǎn)化整個(gè)制造工藝并減少成本。
圖7示出增加了各柵極結(jié)構(gòu)的圖6的襯底100，該柵極結(jié)構(gòu)包括適當(dāng)設(shè)置在設(shè)定在各個(gè)阱120到150的溝道區(qū)上的柵極氧化物層隔離壘(isolationbarrier)220和柵電極210。這些柵極結(jié)構(gòu)的形成能夠被本領(lǐng)域的技術(shù)人員很好地理解，且將隨設(shè)計(jì)因素和實(shí)現(xiàn)技術(shù)而變化。
在示出的實(shí)施例中，形成在高電壓晶體管阱140和150上的各個(gè)柵極氧化物層220的厚度與形成在低電壓晶體管阱120和130上的柵極氧化物220的厚度相同。雖然此關(guān)系對(duì)本發(fā)明的每個(gè)實(shí)施例不一定成立，但與具有此關(guān)系的本發(fā)明的某些實(shí)施例有關(guān)的減少的制造成本和總復(fù)雜度(例如需要的掩模數(shù)目)值得做認(rèn)真的設(shè)計(jì)考慮。眾所周知，結(jié)合了高電壓和低電壓器件的常規(guī)設(shè)計(jì)通常需要與高電壓器件相關(guān)的柵極氧化物厚于與低電壓器件相關(guān)的柵極氧化物。因此，需要額外的掩模和柵極氧化物的形成以及構(gòu)圖工藝。
圖8示出額外形成適合作源區(qū)242到244和漏區(qū)252到254的適當(dāng)N型和P型區(qū)之后圖7所示的襯底。本領(lǐng)域的技術(shù)人員將理解，從這點(diǎn)看可以提供給設(shè)計(jì)者相當(dāng)大的自由范圍。即，許多不同技術(shù)可以有效地用于選擇性地注入摻雜劑從而能夠形成P型和N型阱120到150內(nèi)的各個(gè)源區(qū)和漏區(qū)。例如，各個(gè)漏區(qū)可以形成為輕摻雜漏極(LLD)或HALO漏極結(jié)構(gòu)。這些更具體的漏極結(jié)構(gòu)是現(xiàn)有技術(shù)已知的并可以容易地結(jié)合在本發(fā)明的實(shí)施例中。
然而，在本發(fā)明的一個(gè)實(shí)施例中，單次的N型摻雜注入工藝(例如使用單個(gè)掩模)可以用于選擇性地在各個(gè)P型阱130和140中形成N+型源區(qū)244和N+型漏區(qū)254。類似地，單次P型摻雜注入工藝(例如使用第二單個(gè)掩模)可以用于在各個(gè)N型阱120和150中選擇性地形成P+型源區(qū)242和P+型漏區(qū)252。
采用通過常規(guī)已知的技術(shù)形成的到信號(hào)和/或控制源的連接，示范性源極、漏極和柵極元件的上述組合可以用于構(gòu)建N阱120中的低電壓N型晶體管201；P阱140中的高電壓不對(duì)稱P型晶體管202；P阱130中的低電壓P型晶體管203；和N阱150中的高電壓不對(duì)稱N型晶體管204。
圖9示出內(nèi)置有參考圖4-8所述的P阱和N阱120到150以及相關(guān)元件的各個(gè)器件區(qū)A-A’、B-B’、C-C’和D-D’的自頂向下的視圖。注意四個(gè)所得的晶體管201到204可以形成為相對(duì)于低電壓和高電壓器件的互補(bǔ)MOS對(duì)。
圖10是概述用于制造根據(jù)本發(fā)明一個(gè)實(shí)施例的具有低電壓和高電壓晶體管的半導(dǎo)體裝置的制造工藝的示意性工序的流程圖。參考圖10，隔離結(jié)構(gòu)形成在襯底中且P阱和N阱相對(duì)于隔離結(jié)構(gòu)形成(S12)。接著，涂布并構(gòu)圖第一光致抗蝕劑掩模以選擇性地暴露襯底表面的部分，且N型雜質(zhì)通過第一光致抗蝕劑掩模注入(S14)。然后，涂布并構(gòu)圖第二光致抗蝕劑掩模以選擇性地暴露襯底表面的其他部分，并通過第二光致抗蝕劑掩模注入P型雜質(zhì)(S16)。
形成柵極氧化物(S18)，并形成柵電極(S20)。
在形成各個(gè)柵電極結(jié)構(gòu)之后，注入N型雜質(zhì)以形成源/漏區(qū)(S22)，并注入P型雜質(zhì)以形成源/漏區(qū)(S24)。
在上面描述中，應(yīng)該注意，當(dāng)NMOS或PMOS器件稱為形成在襯底“上”時(shí)，這樣的描述表示NMOS或PMOS器件的某些元件實(shí)際上可以形成在襯底中。但是，為了簡(jiǎn)短，這樣的器件稱為設(shè)置在襯底“上”。
從上述描述中本發(fā)明的許多特點(diǎn)和優(yōu)點(diǎn)變得明顯。權(quán)利要求
書旨在覆蓋所有落入本發(fā)明范圍的這些特點(diǎn)和優(yōu)點(diǎn)。此外，由于本領(lǐng)域技術(shù)人員容易進(jìn)行各種改進(jìn)和變化，本發(fā)明不限于示出和描述的精確的構(gòu)成和操作。而是相反，所有這些改進(jìn)及其等同物都落入本發(fā)明的范圍。
權(quán)利要求
1.一種半導(dǎo)體裝置，包括高電壓不對(duì)稱N型金屬-氧化物-半導(dǎo)體和P型金屬-氧化物-半導(dǎo)體裝置以及低電壓N型金屬-氧化物-半導(dǎo)體和P型金屬-氧化物-半導(dǎo)體裝置，其設(shè)置在襯底上并被在襯底中設(shè)置到第一深度的多個(gè)隔離結(jié)構(gòu)分開；其中所述高電壓N型金屬-氧化物-半導(dǎo)體裝置的漏區(qū)和所述低電壓P型金屬-氧化物-半導(dǎo)體的溝道區(qū)的特征在于第二深度的第一摻雜劑注入，且所述高電壓P型金屬-氧化物-半導(dǎo)體裝置的漏區(qū)和所述低電壓N型金屬-氧化物-半導(dǎo)體裝置的溝道區(qū)的特征在于第三深度的第二摻雜劑注入，且其中所述第二和第三深度小于所述第一深度。
2.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述第二和第三深度基本相等。
3.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述多個(gè)隔離結(jié)構(gòu)是淺溝槽隔離區(qū)。
4.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述第二深度與所述第一深度之比，或者所述第三深度與所述第一深度之比均處于約三分之一到二分之一的范圍內(nèi)。
5.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述高電壓不對(duì)稱N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置及所述低電壓N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置的每個(gè)都包括基本相似厚度的柵極氧化物層。
6.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述高電壓不對(duì)稱N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置中的每個(gè)都包括第一厚度的柵極氧化物層，且其中所述低電壓N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置的每個(gè)都包括小于所述第一厚度的第二厚度的柵極氧化物層。
7.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述襯底是P型，所述第一摻雜劑注入是N型，且所述第二摻雜劑注入是P型。
8.根據(jù)權(quán)利要求
7所述的半導(dǎo)體裝置，其中所述高電壓不對(duì)稱N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置的各漏區(qū)是輕摻雜漏極區(qū)。
9.根據(jù)權(quán)利要求
7所述的半導(dǎo)體裝置，其中所述第一和第二摻雜劑注入的至少一個(gè)是暈離子注入。
10.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述襯底包括硅、絕緣體上硅、砷化鎵、硅-鍺和陶瓷中至少之一。
11.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述高電壓不對(duì)稱N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置以及低電壓N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置的每個(gè)被多個(gè)隔離結(jié)構(gòu)之一圍繞。
12.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述第一深度處于約2500到3000埃的范圍內(nèi)。
13.根據(jù)權(quán)利要求
12所述的半導(dǎo)體裝置，其中所述第二和第三深度至少之一處于約900到1100埃的范圍內(nèi)。
14.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述高電壓不對(duì)稱N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置在所述襯底上作為互補(bǔ)對(duì)彼此相鄰形成。
15.根據(jù)權(quán)利要求
1所述的半導(dǎo)體裝置，其中所述低電壓N型金屬-氧化物-半導(dǎo)體裝置和P型金屬-氧化物-半導(dǎo)體裝置在所述襯底上作為互補(bǔ)對(duì)彼此相鄰形成。
16.一種半導(dǎo)體裝置，包括高電壓金屬-氧化物-半導(dǎo)體裝置和低電壓金屬-氧化物-半導(dǎo)體裝置，其設(shè)置在襯底上并被在襯底中設(shè)置到第一深度的多個(gè)隔離結(jié)構(gòu)分別分開；其中所述高電壓金屬-氧化物-半導(dǎo)體裝置的第一導(dǎo)電類型的漏區(qū)和所述低電壓金屬-氧化物-半導(dǎo)體裝置的第二導(dǎo)電類型的溝道區(qū)共同特征在于小于所述第一深度的第二深度的第一摻雜劑注入。
17.根據(jù)權(quán)利要求
16所述的半導(dǎo)體裝置，其中所述多個(gè)隔離結(jié)構(gòu)是淺溝槽隔離區(qū)。
18.根據(jù)權(quán)利要求
16所述的半導(dǎo)體裝置，其中所述第二深度與所述第一深度之比處于約三分之一到二分之一的范圍內(nèi)。
19.根據(jù)權(quán)利要求
16所述的半導(dǎo)體裝置，其中所述高電壓金屬-氧化物-半導(dǎo)體裝置和低電壓金屬-氧化物-半導(dǎo)體裝置每個(gè)分別包括基本相似厚度的柵極氧化物層。
20.根據(jù)權(quán)利要求
16所述的半導(dǎo)體裝置，其中所述高電壓金屬-氧化物-半導(dǎo)體裝置每個(gè)包括第一厚度的柵極氧化物層，且其中所述低電壓金屬-氧化物-半導(dǎo)體裝置包括小于所述第一厚度的第二厚度的柵極氧化物層。
21.根據(jù)權(quán)利要求
16所述的半導(dǎo)體裝置，其中所述襯底是P型，所述第一摻雜劑注入是N型，且所述第二摻雜劑注入是P型。
22.根據(jù)權(quán)利要求
21所述的半導(dǎo)體裝置，其中每個(gè)高電壓金屬-氧化物-半導(dǎo)體裝置的漏區(qū)是輕摻雜漏極區(qū)。
23.根據(jù)權(quán)利要求
21所述的半導(dǎo)體裝置，其中所述第一和第二摻雜劑注入中至少之一是暈離子注入。
24.根據(jù)權(quán)利要求
16所述的半導(dǎo)體裝置，其中所述襯底包括硅、絕緣體上硅、砷化鎵、硅-鍺和陶瓷中至少一種。
25.根據(jù)權(quán)利要求
16所述的半導(dǎo)體裝置，其中所述第一深度處于約2500到3000埃的范圍內(nèi)。
26.根據(jù)權(quán)利要求
25所述的半導(dǎo)體裝置，其中所述第二和第三深度中至少之一處于約900到約1100埃的范圍內(nèi)。
27.一種在襯底上形成高電壓和低電壓晶體管的方法，所述方法包括在由延伸到襯底中第一深度的隔離結(jié)構(gòu)所分開的所述襯底中形成至少第一高電壓晶體管阱和第一低電壓晶體管阱；和使用第一注入工藝在襯底中同時(shí)注入第一導(dǎo)電類型的摻雜劑到第二深度，以形成所述第一低電壓晶體管阱中的溝道區(qū)和所述第一高電壓晶體管阱中的漏區(qū)，其中所述第二深度小于所述第一深度。
28.根據(jù)權(quán)利要求
27所述的方法，其中所述第一注入工藝使用單個(gè)掩模來形成所述第一低電壓晶體管阱中的溝道區(qū)和所述第一高電壓晶體管阱中的漏區(qū)。
29.根據(jù)權(quán)利要求
27所述的方法，還包括在由延伸到所述襯底中所述第一深度的隔離結(jié)構(gòu)分開的襯底中形成至少第二高電壓晶體管阱和第二低電壓阱；和使用第二注入工藝在襯底中同時(shí)注入第二導(dǎo)電類型的摻雜劑到第三深度，以形成所述第二低電壓晶體管阱中的溝道區(qū)和所述第二高電壓晶體管阱中的漏區(qū)，其中所述第三深度小于所述第一深度。
30.根據(jù)權(quán)利要求
27所述的方法，其中所述第二注入工藝使用單個(gè)掩模來形成所述第二低電壓晶體管阱中的溝道區(qū)和所述第二高電壓晶體管阱中的漏區(qū)。
31.根據(jù)權(quán)利要求
27所述的方法，其中所述第二和第三深度基本相等。
32.根據(jù)權(quán)利要求
27所述的方法，還包括使用淺溝槽隔離技術(shù)來形成所述隔離結(jié)構(gòu)。
33.根據(jù)權(quán)利要求
27所述的方法，其中所述第二深度與所述第一深度之比或者所述第三深度與所述第一深度之比處于約三分之一到二分之一的范圍內(nèi)。
34.根據(jù)權(quán)利要求
27所述的方法，還包括在所述第一和第二高電壓晶體管阱中分別形成具有第一厚度的柵極氧化物層的第一和第二高電壓不對(duì)稱晶體管；和在所述第一和第二低電壓晶體管阱中分別形成具有第二厚度的柵極氧化物層的第一和第二低電壓晶體管。
35.根據(jù)權(quán)利要求
34所述的方法，其中所述第一厚度和所述第二厚度基本相等。
36.根據(jù)權(quán)利要求
34所述的方法，其中所述第一和第二不對(duì)稱晶體管在襯底上作為互補(bǔ)對(duì)彼此相鄰形成。
37.根據(jù)權(quán)利要求
34所述的方法，其中所述第一和第二低電壓晶體管在襯底上作為互補(bǔ)對(duì)彼此相鄰形成。
38.根據(jù)權(quán)利要求
34所述的方法，其中所述第一和第二高電壓不對(duì)稱晶體管的各漏區(qū)是輕摻雜漏區(qū)。
39.根據(jù)權(quán)利要求
34所述的方法，其中所述第一和第二摻雜劑注入工藝至少之一是暈離子注入工藝。
40.根據(jù)權(quán)利要求
27所述的方法，其中所述襯底包括硅、絕緣體上硅、砷化鎵、硅-鍺和陶瓷中的至少一種。
41.根據(jù)權(quán)利要求
27所述的方法，其中所述第一深度處于約2500到3000埃的范圍內(nèi)。
42.根據(jù)權(quán)利要求
41所述的方法，其中所述第二和第三深度至少之一處于約900到1100埃的范圍內(nèi)。
專利摘要
本發(fā)明提供了一種不對(duì)稱半導(dǎo)體裝置及其制造方法，使用數(shù)目減少的工藝步驟在公共襯底上形成高電壓和低電壓晶體管，該方法包括在由延伸到襯底中第一深度的隔離結(jié)構(gòu)所分開的襯底上形成至少第一高電壓晶體管阱和第一低電壓晶體管阱，使用第一掩模和第一注入工藝同時(shí)在低電壓晶體管阱的溝道區(qū)和高電壓晶體管阱的漏區(qū)中注入第一導(dǎo)電類型的摻雜材料。
文檔編號(hào)H01L21/8238GK1992276SQ200610171225
公開日2007年7月4日 申請(qǐng)日期2006年12月21日
發(fā)明者張讚三, 前田茂伸, 吳昌奉, 申憲宗 申請(qǐng)人:三星電子株式會(huì)社導(dǎo)出引文BiBTeX, EndNote, RefMan