本發(fā)明涉及一種制作半導(dǎo)體元件的方法，尤其是涉及一種調(diào)整低壓區(qū)以及中壓區(qū)中柵極結(jié)構(gòu)正上方硬掩模厚度的方法。

背景技術(shù)：

1、以目前的半導(dǎo)體技術(shù)水準(zhǔn)，業(yè)界已能將控制電路、存儲(chǔ)器、低壓操作電路以及高壓操作電路及元件同時(shí)整合制作在單一芯片上，由此降低成本，同時(shí)提高操作效能，其中如垂直擴(kuò)散金屬氧化物半導(dǎo)體(vertical?double-diffusion?metal-oxide-semiconductor,vdmos)、絕緣柵極雙載流子晶體管(insulated?gate?bipolar?transistor,igbt)以及橫向擴(kuò)散金屬氧化物半導(dǎo)體(lateral-diffusion?metal-oxide-semiconductor,ldmos)等制作在芯片內(nèi)的高壓元件，由于具有較佳的切換效率(power?switching?efficiency)，因此又較常被應(yīng)用。如熟悉該項(xiàng)技藝者所知，前述的高壓元件往往被要求能夠承受較高的擊穿電壓，并且能在較低的阻值下操作。

2、另外隨著元件尺寸持續(xù)地縮小，現(xiàn)有平面式(planar)場(chǎng)效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場(chǎng)效晶體管元件，例如鰭狀場(chǎng)效晶體管(fin?field?effect?transistor,fin?fet)元件來(lái)取代平面晶體管元件已成為目前的主流發(fā)展趨勢(shì)。由于鰭狀場(chǎng)效晶體管元件的立體結(jié)構(gòu)可增加?xùn)艠O與鰭狀結(jié)構(gòu)的接觸面積，因此，可進(jìn)一步增加?xùn)艠O對(duì)于載流子溝道區(qū)域的控制，從而降低小尺寸元件面臨的漏極引發(fā)能帶降低(drain?induced?barrier?lowering,dibl)效應(yīng)，并可以抑制短溝道效應(yīng)(short?channel?effect,sce)。再者，由于鰭狀場(chǎng)效晶體管元件在同樣的柵極長(zhǎng)度下會(huì)具有更寬的溝道寬度，因而可獲得加倍的漏極驅(qū)動(dòng)電流。甚而，晶體管元件的臨界電壓(threshold?voltage)也可通過(guò)調(diào)整柵極的功函數(shù)而加以調(diào)控。

3、然而隨著元件尺寸持續(xù)縮小下現(xiàn)行高壓元件與鰭狀結(jié)構(gòu)的整合上仍存在許多挑戰(zhàn)，例如漏電流以及擊穿電壓的控制等等。因此，如何改良現(xiàn)有高壓元件架構(gòu)即為現(xiàn)今一重要課題。

技術(shù)實(shí)現(xiàn)思路

1、本發(fā)明一實(shí)施例揭露一種制作半導(dǎo)體元件的方法，其主要先提供一基底包含一低壓區(qū)以及一中壓區(qū)，然后形成一第一金屬柵極于該低壓區(qū)以及一第二金屬柵極于該中壓區(qū)，形成一第一圖案化掩模于該第二金屬柵極上，去除部分該第一金屬柵極，形成一第二圖案化掩模于該第一金屬柵極上，去除部分該第二金屬柵極，再形成一第一硬掩模于該第一金屬柵極上以及一第二硬掩模于該第二金屬柵極上。

2、本發(fā)明另一實(shí)施例揭露一種半導(dǎo)體元件，其主要包含一基底包含一低壓區(qū)以及一中壓區(qū)，一第一柵極結(jié)構(gòu)設(shè)于該低壓區(qū)以及一第二柵極結(jié)構(gòu)設(shè)于該中壓區(qū)以及一第一硬掩模設(shè)于該第一柵極結(jié)構(gòu)上以及一第二硬掩模設(shè)于該第二柵極結(jié)構(gòu)上，其中第一硬掩模以及第二硬掩模包含不同厚度。

技術(shù)特征：

1.一種制作半導(dǎo)體元件的方法，其特征在于，包含：

2.如權(quán)利要求1所述的方法，還包含：

3.如權(quán)利要求1所述的方法，其中該低壓區(qū)的該基底表面切齊該中壓區(qū)的該基底表面。

4.如權(quán)利要求3所述的方法，其中該第一金屬柵極底表面低于該第二金屬柵極底表面。

5.如權(quán)利要求3所述的方法，其中該第二硬掩模厚度小于該第一硬掩模厚度。

6.如權(quán)利要求1所述的方法，其中該低壓區(qū)的該基底表面高于該中壓區(qū)的該基底表面。

7.如權(quán)利要求6所述的方法，其中該第一金屬柵極底表面高于該第二金屬柵極底表面。

8.如權(quán)利要求6所述的方法，其中該第一硬掩模厚度小于該第二硬掩模厚度。

9.如權(quán)利要求1所述的方法，其中該第一硬掩模頂表面切齊該第二硬掩模頂表面。

10.一種半導(dǎo)體元件，其特征在于，包含：

11.如權(quán)利要求10所述的半導(dǎo)體元件，其中該低壓區(qū)的該基底表面切齊該中壓區(qū)的該基底表面。

12.如權(quán)利要求11所述的半導(dǎo)體元件，其中該第一金屬柵極底表面低于該第二金屬柵極底表面。

13.如權(quán)利要求11所述的半導(dǎo)體元件，其中該第二硬掩模厚度小于該第一硬掩模厚度。

14.如權(quán)利要求10所述的半導(dǎo)體元件，其中該低壓區(qū)的該基底表面高于該中壓區(qū)的該基底表面。

15.如權(quán)利要求14所述的半導(dǎo)體元件，其中該第一金屬柵極底表面高于該第二金屬柵極底表面。

16.如權(quán)利要求14所述的半導(dǎo)體元件，其中該第一硬掩模厚度小于該第二硬掩模厚度。

17.如權(quán)利要求10所述的半導(dǎo)體元件，其中該第一硬掩模頂表面切齊該第二硬掩模頂表面。

技術(shù)總結(jié)
本發(fā)明公開(kāi)一種半導(dǎo)體元件及其制作方法，其中該制作半導(dǎo)體元件的方法主要包括：先提供一基底包含一低壓區(qū)以及一中壓區(qū)，然后形成一第一金屬柵極于該低壓區(qū)以及一第二金屬柵極于該中壓區(qū)，形成一第一圖案化掩模于該第二金屬柵極上，去除部分該第一金屬柵極，形成一第二圖案化掩模于該第一金屬柵極上，去除部分該第二金屬柵極，再形成一第一硬掩模于該第一金屬柵極上以及一第二硬掩模于該第二金屬柵極上。

技術(shù)研發(fā)人員：謝柏光,林建廷,傅思逸,陳金宏
受保護(hù)的技術(shù)使用者：聯(lián)華電子股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/17