本發(fā)明涉及半導(dǎo)體集成電路制造領(lǐng)域，且特別涉及一種降低閃存源端導(dǎo)通電阻的方法。

背景技術(shù)：

閃存(flashmemory)是基于eprom，eeprom發(fā)展起來的一種新型非揮發(fā)性半導(dǎo)體存儲器，它具有價格便宜、工藝相對簡單、可方便快速的進(jìn)行多次擦寫的特點(diǎn)，自問世以來，閃存在存儲領(lǐng)域得到了廣泛的應(yīng)用，主要應(yīng)用于便攜式設(shè)備、嵌入式系統(tǒng)及汽車電子領(lǐng)域。

norflash依靠熱電子注入的方式來存儲數(shù)據(jù)，即電子在溝道中被漏端和源端的橫向電場加速，在漏端附近形成熱電子，通過聲子散射，在柵極縱向電場的作用下，部分電子會通過隧穿氧化層，注入到浮柵中，器件的閾值電壓隨之改變，以此達(dá)到存儲數(shù)據(jù)的目的。隨著閃存的廣泛應(yīng)用，閃存的容量也變的越來越大，芯片中的vt(閾值電壓)分布也就越來越寬，對工藝均勻性的要求也就越高。

現(xiàn)有的norflash陣列如圖1所示，通常為32位操作，每32根位線共用源端ct，由于源端電阻的影響，每32根位線的vt呈現(xiàn)“拱形”分布，即兩端的vt低，中間的vt高，如圖2所示，導(dǎo)致現(xiàn)有技術(shù)的vt分布較寬。

現(xiàn)有技術(shù)源端電流的路徑為有源區(qū)aa->sti側(cè)墻->sti底部->sti側(cè)墻->aa……->源端ct(如圖3所示)，整個路徑為aa和sti交叉，這種曲線的電流路徑極大的增加了源端電阻，使中心存儲單元源端電阻最高，兩邊存儲單元源端電阻逐漸降低，這種源端電阻的“拱形”分布最終造成中心存儲單元的vt高，兩邊存儲單元的vt低，整個vt分布也呈現(xiàn)“拱形”分布，并且共用源端ct的位線數(shù)目的增加，這種分布會越加嚴(yán)重，整個vt分布也越寬，在芯片設(shè)計時不得不增加源端ct的數(shù)目以獲得較窄的vt分布，無形中增加了芯片的面積。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明提出一種降低閃存源端導(dǎo)通電阻的方法，可以降低現(xiàn)有閃存源端電阻50％～70％，極大的改善源端電阻拱形分布，降低了中心存儲單元與兩端存儲單元vt的差異，可以獲得更窄的vt分布。

為了達(dá)到上述目的，本發(fā)明提出一種降低閃存源端導(dǎo)通電阻的方法，包括下列步驟：

提供具有淺溝槽隔離結(jié)構(gòu)的半導(dǎo)體襯底；

對上述結(jié)構(gòu)進(jìn)行離子注入工藝，在所述半導(dǎo)體襯底形成有源區(qū)；

在所述有源區(qū)上方形成第一摻雜區(qū)；

對有源區(qū)進(jìn)行磷離子注入，在有源區(qū)中與淺溝槽隔離結(jié)構(gòu)等同深度的地方形成第二摻雜區(qū)。

進(jìn)一步的，所述有源區(qū)為p型離子摻雜有源區(qū)。

進(jìn)一步的，所述第一摻雜區(qū)為n型離子摻雜區(qū)。

進(jìn)一步的，所述第二摻雜區(qū)為n型離子摻雜區(qū)。

進(jìn)一步的，所述磷離子注入的注入能量為90～150kev。

進(jìn)一步的，所述磷離子注入的注入劑量為5e13～5e15。

本發(fā)明提出的降低閃存源端導(dǎo)通電阻的方法，在半導(dǎo)體襯底刻蝕完后進(jìn)行的離子注入工藝后，增加一道針對有源區(qū)的磷注入，在p型離子有源區(qū)中與sti等同深度的地方形成重?fù)诫s的n型離子摻雜區(qū)，使源端電流的路徑由原來的曲線變?yōu)橹本€，源端電阻可以降低50％～70％，極大的改善了源端電阻的拱形分布，降低了中心存儲單元與兩端存儲單元vt的差異，可以獲得更窄的vt分布，共用源端ct的位線數(shù)目也相應(yīng)的增加，減少了共用源端ct，芯片的面積也可以進(jìn)一步縮小。

附圖說明

圖1所示為現(xiàn)有技術(shù)中閃存矩陣源端電阻結(jié)構(gòu)示意圖。

圖2所示為現(xiàn)有技術(shù)中vt分布和位線關(guān)系示意圖。

圖3所示為現(xiàn)有技術(shù)中中心存儲單元源端電流路徑示意圖。

圖4所示為本發(fā)明較佳實(shí)施例的降低閃存源端導(dǎo)通電阻的方法流程圖。

圖5所示為本發(fā)明較佳實(shí)施例的源端摻雜分布示意圖。

圖6所示為本發(fā)明較佳實(shí)施例的中心存儲單元源端電流路徑示意圖。

具體實(shí)施方式

以下結(jié)合附圖給出本發(fā)明的具體實(shí)施方式，但本發(fā)明不限于以下的實(shí)施方式。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準(zhǔn)的比率，僅用于方便、明晰地輔助說明本發(fā)明實(shí)施例的目的。

本發(fā)明通過降低源端電阻，可以極大的改善這種vt分布較寬的問題。請參考圖4，圖4所示為本發(fā)明較佳實(shí)施例的降低閃存源端導(dǎo)通電阻的方法流程圖。本發(fā)明提出一種降低閃存源端導(dǎo)通電阻的方法，包括下列步驟：

步驟s100：提供具有淺溝槽隔離結(jié)構(gòu)的半導(dǎo)體襯底；

步驟s200：對上述結(jié)構(gòu)進(jìn)行離子注入工藝，在所述半導(dǎo)體襯底形成有源區(qū)；

步驟s300：在所述有源區(qū)上方形成第一摻雜區(qū)；

步驟s400：對有源區(qū)進(jìn)行磷離子注入，在有源區(qū)中與淺溝槽隔離結(jié)構(gòu)等同深度的地方形成第二摻雜區(qū)。

根據(jù)本發(fā)明較佳實(shí)施例，所述有源區(qū)為p型離子摻雜有源區(qū)，所述第一摻雜區(qū)為n型離子摻雜區(qū)，所述第二摻雜區(qū)為n型離子摻雜區(qū)。進(jìn)一步的，所述磷離子注入的注入能量為90～150kev，所述磷離子注入的注入劑量為5e¹³～5e¹⁵。

請參考圖5，圖5所示為本發(fā)明較佳實(shí)施例的源端摻雜分布示意圖。所述具有淺溝槽隔離結(jié)構(gòu)的半導(dǎo)體襯底兩端設(shè)置有源端ct，對有源區(qū)進(jìn)行磷離子注入，在有源區(qū)中與淺溝槽隔離結(jié)構(gòu)等同深度的地方形成n型離子摻雜區(qū)。

圖6所示為本發(fā)明較佳實(shí)施例的中心存儲單元源端電流路徑示意圖。電流的路徑為有源區(qū)aa->sti側(cè)墻->sti底部->sti側(cè)墻->源端ct，源端電流的路徑由原來的曲線變?yōu)橹本€，源端電阻可以降低50％～70％，極大的改善了源端電阻的拱形分布，降低了中心存儲單元與兩端存儲單元vt的差異，可以獲得更窄的vt分布，共用源端ct的位線數(shù)目也相應(yīng)的增加，減少了共用源端ct，芯片的面積也可以進(jìn)一步縮小。

雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求書所界定者為準(zhǔn)。

技術(shù)特征：

技術(shù)總結(jié)
本發(fā)明提出一種降低閃存源端導(dǎo)通電阻的方法，包括下列步驟：提供具有淺溝槽隔離結(jié)構(gòu)的半導(dǎo)體襯底；對上述結(jié)構(gòu)進(jìn)行離子注入工藝，在所述半導(dǎo)體襯底形成有源區(qū)；在所述有源區(qū)上方形成第一摻雜區(qū)；對有源區(qū)進(jìn)行磷離子注入，在有源區(qū)中與淺溝槽隔離結(jié)構(gòu)等同深度的地方形成第二摻雜區(qū)。本發(fā)明提出的降低閃存源端導(dǎo)通電阻的方法，可以降低現(xiàn)有閃存源端電阻50％～70％，極大的改善源端電阻拱形分布，降低了中心存儲單元與兩端存儲單元VT的差異，可以獲得更窄的VT分布。

技術(shù)研發(fā)人員：齊瑞生;陳昊瑜;許向輝
受保護(hù)的技術(shù)使用者：上海華力微電子有限公司
技術(shù)研發(fā)日：2017.04.24
技術(shù)公布日：2017.07.11