本發(fā)明涉及一種芯片設(shè)計(jì)技術(shù)，特別涉及一種利用局部互連縮小標(biāo)準(zhǔn)單元庫(kù)面積的版圖設(shè)計(jì)方法。

背景技術(shù)：

隨著微電子技術(shù)的快速發(fā)展，集成電路的特征尺寸持續(xù)縮減，短溝道效應(yīng)變得非常嚴(yán)重。同時(shí)，由于不斷變薄的柵氧化層厚度、結(jié)深的限制、載流子有效遷移率的嚴(yán)重降低、漏極感應(yīng)勢(shì)壘降低（draininducedbarrierlowering，dibl）效應(yīng)、柵感應(yīng)漏極漏電（gated-inducedrainleakage，gidl）效應(yīng)和熱電子效應(yīng)，這些因素使得集成電路的制造面臨著嚴(yán)峻的挑戰(zhàn)。如何降低開(kāi)發(fā)成本、提高芯片的成品率、縮短設(shè)計(jì)周期是目前ic產(chǎn)業(yè)鏈相關(guān)人員共同面臨的問(wèn)題。

傳統(tǒng)的平面結(jié)構(gòu)晶體管在光刻、熱處理等方面已經(jīng)遇到瓶頸，難以突破新的可替代方案。業(yè)界分別在材料、工藝和結(jié)構(gòu)上尋求各種解決途徑。因此設(shè)計(jì)人員不得不采用特定的方法，比如光刻工藝修正（opticalandprocesscorrection，opc）、可制造性設(shè)計(jì)（designformanufacturing，dfm）來(lái)規(guī)避工藝上可能帶來(lái)的問(wèn)題以降低風(fēng)險(xiǎn)，從而增加了大量的人力，物力和財(cái)力。而基于標(biāo)準(zhǔn)單元庫(kù)的設(shè)計(jì)由于它的可制造性和可重復(fù)性，使得整個(gè)系統(tǒng)的設(shè)計(jì)時(shí)間大大減少，縮短了產(chǎn)品投放市場(chǎng)的時(shí)間。

集成電路掩模版圖標(biāo)準(zhǔn)單元設(shè)計(jì)是實(shí)現(xiàn)集成電路制造所必不可少的設(shè)計(jì)環(huán)節(jié)，它不僅關(guān)系到集成電路的功能，而且對(duì)集成電路的性能和成本起決定作用。隨著集成電路工藝的不斷改進(jìn)，版圖標(biāo)準(zhǔn)單元面積的優(yōu)化已經(jīng)成為降低芯片制造成本，提高芯片集成度的重要課題。在同一工藝條件下，持續(xù)優(yōu)化縮小面積，標(biāo)準(zhǔn)單元的高度不變，橫向?qū)挾葴p小，使得在減小電路寄生效應(yīng)的同時(shí)達(dá)到了降低功耗的目的。在集成電路的實(shí)際開(kāi)發(fā)和應(yīng)用中，如何實(shí)現(xiàn)版圖面積最優(yōu)化而保持性能不變已成為芯片設(shè)計(jì)領(lǐng)域亟待解決的問(wèn)題之一。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明是針對(duì)芯片開(kāi)發(fā)設(shè)計(jì)發(fā)展存在的問(wèn)題，提出了一種利用局部互連縮小標(biāo)準(zhǔn)單元庫(kù)面積的版圖設(shè)計(jì)方法，在保持與尺寸縮小前芯片的性能一致的基礎(chǔ)上，通過(guò)版圖面積的縮小提升產(chǎn)品競(jìng)爭(zhēng)力，同時(shí)縮短產(chǎn)品的開(kāi)發(fā)周期，降低芯片的制造成本。適用于14nm-0.18μm的芯片制造工藝。

本發(fā)明的技術(shù)方案為：一種利用局部互連縮小標(biāo)準(zhǔn)單元庫(kù)面積的版圖設(shè)計(jì)方法，標(biāo)準(zhǔn)單元版圖中晶體管單元高度不變，將以接觸孔做源、漏端的連線口，替換為半導(dǎo)體多晶硅poly2做源、漏端的連線口，半導(dǎo)體多晶硅poly2在柵gt的側(cè)面有一層側(cè)壁隔離膜，半導(dǎo)體多晶硅poly2與源、漏端的有源區(qū)之間沒(méi)有隔離層，poly2與有源區(qū)直接相連，以此縮小柵gt到兩邊源、漏端的有源區(qū)的距離。

利用局部互連縮小標(biāo)準(zhǔn)單元庫(kù)面積的版圖設(shè)計(jì)方法，當(dāng)源或漏端的有源區(qū)需要被引出時(shí)，把半導(dǎo)體多晶硅poly2擴(kuò)展到源或漏側(cè)壁的隔離區(qū)sti上，隔離區(qū)sti上的半導(dǎo)體多晶硅poly2通過(guò)接觸孔與金屬層相連，半導(dǎo)體多晶硅poly2充當(dāng)了n/pmos的共用漏連接，實(shí)現(xiàn)了局部互連。

本發(fā)明的有益效果在于：本發(fā)明利用局部互連縮小標(biāo)準(zhǔn)單元庫(kù)面積的版圖設(shè)計(jì)方法，與標(biāo)準(zhǔn)單元版圖設(shè)計(jì)結(jié)合，通過(guò)局部互連的技術(shù)，在保證器件結(jié)構(gòu)，電路設(shè)計(jì)基本不變，工藝改動(dòng)非常之小，使得面積相比同技術(shù)節(jié)點(diǎn)的0.13μmll（低漏流）縮小了28%，具有工程實(shí)用性和科學(xué)性。由于在成熟工藝節(jié)點(diǎn)上的改良，芯片的成品率得到了保障，在時(shí)間上比起傳統(tǒng)的工藝來(lái)說(shuō)具有很大的優(yōu)勢(shì)。

附圖說(shuō)明

圖1為傳統(tǒng)工藝下nmos晶體管的剖面示意圖；

圖2為本發(fā)明改進(jìn)型工藝下nmos晶體管的剖面示意圖；

圖3為本傳統(tǒng)工藝下反相器版圖結(jié)構(gòu)示意圖；

圖4為本發(fā)明改進(jìn)型工藝下反相器版圖結(jié)構(gòu)示意圖；

圖5為本發(fā)明傳統(tǒng)工藝下全加器版圖結(jié)構(gòu)示意圖；

圖6為本發(fā)明改進(jìn)型工藝下全加器版圖結(jié)構(gòu)示意圖。

具體實(shí)施方式

本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù)目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其組件布局型態(tài)也可能更為復(fù)雜。

如圖1及圖2所示，將傳統(tǒng)工藝與改進(jìn)型工藝下nmos晶體管的剖面示意圖相對(duì)比。圖1顯示的是傳統(tǒng)工藝下nmos晶體管的剖面示意圖，它的源/漏部分通過(guò)接觸孔ct（contact）連接到m1（金屬線1）。在這種情況下，柵gt到兩邊有源區(qū)n+邊緣的距離至少需要0.31μm。圖2顯示的是改進(jìn)型工藝下nmos晶體管的剖面示意圖，利用半導(dǎo)體多晶硅poly2替代原本以接觸孔ct做源、漏端的連線口。由于它無(wú)需ct，所以使得柵gt到兩邊有源區(qū)n+邊緣的距離只需0.12μm。運(yùn)用poly2替代原本以ct做源、漏端的連線口，有利于節(jié)約面積。由于poly2多晶硅只在柵gt的側(cè)面有一層側(cè)壁隔離膜，而與源/漏端的有源區(qū)n+之間沒(méi)有隔離層，多晶硅和體硅可以很好的接觸，導(dǎo)電，所以poly2充當(dāng)了源、漏極的ct端口；而且poly2可以擴(kuò)展到淺溝槽隔離（shallowtrenchisolation，sti）。這種局部互連方法使得整個(gè)晶體管的橫向尺寸從0.75μm縮小到0.37μm。所述標(biāo)準(zhǔn)單元版圖設(shè)計(jì)結(jié)合了0.13μm改進(jìn)型低漏流（lowleakage，ll）工藝，通過(guò)保持單元高度不變，減小其橫向?qū)挾冗_(dá)到縮小庫(kù)單元面積的目的。所述0.13μm改進(jìn)型低漏流工藝下晶體管的柵到兩邊有源區(qū)的距離為0.12μm。但是當(dāng)poly2與金屬層1相連時(shí)，是需要通過(guò)ct相連的,如圖2中右半邊示意圖。圖1和圖2中psubstrate為p型襯底。兩端siliconoxide為硅氧化物。

如圖3及圖4所示，將傳統(tǒng)工藝和改進(jìn)型工藝下反相器版圖結(jié)構(gòu)示意圖相對(duì)比。圖3顯示的是依照傳統(tǒng)的工藝設(shè)計(jì)的反相器版圖。由于ct（u101）必須被有源區(qū)n+（u104）和金屬線m1（u105）完全包住，這樣可以充分的接觸。另外ct（u101）和多晶柵gt（u102）要保持一個(gè)合理的距離，用來(lái)避免在制作過(guò)程中的誤差而使得接觸孔和柵極串聯(lián)在一起。傳統(tǒng)工藝的柵gt（u102）到兩邊有源區(qū)n+（u104）邊緣的距離至少要0.31μm。圖4顯示的是依照改進(jìn)型工藝設(shè)計(jì)的反相器版圖。由于半導(dǎo)體多晶硅poly2（u203）和源/漏的有源區(qū)n+（u204）能很好地接觸、導(dǎo)通，所以無(wú)需ct（u101）。運(yùn)用改進(jìn)型工藝，柵gt（u202）到兩邊有源區(qū)n+（u204）的距離只需0.12μm。當(dāng)源/漏端需要被引出時(shí)，可以把poly2（u203）擴(kuò)展到源/漏側(cè)壁的隔離區(qū)sti上，隔離區(qū)sti上的poly2通過(guò)ct（u201）與金屬層1相連，另外poly2（u203）充當(dāng)了n/pmos的共用漏連接，實(shí)現(xiàn)了局部互連。poly2與有源區(qū)可以直接相連，無(wú)需ct，因此節(jié)省了庫(kù)單元的面積。但是金屬層1和柵相連需要ct，poly2和金屬層1相連需要ct。

如圖5及圖6所示，將傳統(tǒng)工藝和改進(jìn)型工藝下全加器版圖結(jié)構(gòu)示意圖相對(duì)比。圖5顯示的是依照傳統(tǒng)工藝設(shè)計(jì)的全加器版圖。其中，a、b、ci是金屬線版圖的輸入端端口，s、co是金屬線版圖的輸出端端口，vss是接地端口，vdd是電源接口。傳統(tǒng)工藝下ct保留，源/漏部分通過(guò)ct連接到金屬線1（u105）。由于單元內(nèi)的連線較多，導(dǎo)致金屬線1（u105）繞線空間擁塞，所以使得版圖面積較大，性能變差。圖6顯示的是依照改進(jìn)型工藝設(shè)計(jì)的全加器版圖。先進(jìn)工藝下利用了poly2（u203）作短距離的互連，使得版圖的空間結(jié)構(gòu)變得更緊湊，節(jié)約了金屬線1的資源。從標(biāo)準(zhǔn)單元庫(kù)的面積來(lái)看，由于poly2充當(dāng)了單元內(nèi)的局部連接，省去了ct，使得在改良過(guò)的工藝下的庫(kù)單元面積平均減少了28%。

綜上所述，本發(fā)明提供的一種利用局部互連縮小標(biāo)準(zhǔn)單元庫(kù)面積的版圖設(shè)計(jì)方法，標(biāo)準(zhǔn)單元庫(kù)面積上的縮小主要是依靠源/漏端ct的移除和利用poly2作短距離的互連，節(jié)約了金屬線1的資源。由于在成熟工藝節(jié)點(diǎn)上進(jìn)行改良，芯片的成品率得到了保障，縮短了產(chǎn)品的開(kāi)發(fā)周期，具有工程實(shí)用性和科學(xué)性。

本發(fā)明不僅適用于晶體管，還適用于數(shù)字芯片，因?yàn)閿?shù)字芯片就是由大量晶體管集成的。即基于先進(jìn)工藝的標(biāo)準(zhǔn)單元庫(kù)中，poly2可以與有源區(qū)相連，不需要通過(guò)ct，另外poly2還可以做短距離的互連，這樣不僅節(jié)約了金屬線1的資源，還減少了庫(kù)單元的面積?？梢赃\(yùn)用于14nm-0.18μm的芯片制造工藝。