本申請涉及半導體技術領域，特別涉及一種半導體器件及其形成方法。

背景技術：

絕緣柵雙極型晶體管(Insulated Gate Bipolar Transistor，簡稱IGBT)是由雙極型三極管(BJT)和絕緣柵型場效應管(MOSFET)組成的復合全控型電壓驅動式功率半導體器件，兼有MOSFET器件的高輸入阻抗和電力晶體管(即巨型晶體管，簡稱GTR)的低導通壓降兩方面的優(yōu)點，從而被廣泛應用到各個領域。

現(xiàn)有技術中IGBT器件結構如圖1所示，包括：半導體襯底100，半導體襯底100自下而上依次設置有集電區(qū)101、漂移區(qū)102、電荷聚集層103、和基區(qū)104；其中，半導體襯底100上表面設有貫穿所述基區(qū)104和電荷聚集層103的柵區(qū)和偽柵區(qū)，偽柵區(qū)位于柵區(qū)側邊的預設位置，柵區(qū)包括多晶硅層111以及包裹在多晶硅層111外側的隔離層112和113，偽柵區(qū)包括多晶硅層121和位于多晶硅層121與半導體襯底100之間的隔離層122；以及，位于半導體襯底100的上表面內的發(fā)射區(qū)105；覆蓋所述半導體襯底上表面的發(fā)射極106和覆蓋所述半導體襯底下表面的集電極107。

通過在柵區(qū)的側邊設置偽柵區(qū)，能夠屏蔽位于偽柵區(qū)背離柵區(qū)一側的基區(qū)104內的電場對柵區(qū)的影響，進而有效改善電場分布，提高器件的耐壓。

然而，此種結構的IGBT器件，器件響應速度慢。

技術實現(xiàn)要素：

為解決上述技術問題，本申請實施例提供一種半導體器件及其形成方法，提高了器件響應速度。

為解決上述問題，本發(fā)明實施例提供了如下技術方案：

一種半導體器件，包括：

半導體襯底，所述半導體襯底包括第一表面和與所述第一表面相對的第二表面，所述第一表面和所述第二表面之間包括第一導電類型的漂移區(qū)，所述漂移區(qū)和所述第一表面之間包括第二導電類型的基區(qū)，所述漂移區(qū)和所述第二表面之間包括第二導電類型的集電區(qū)；

所述半導體襯底的第一表面內設有貫穿所述基區(qū)的多個第一溝槽和第二溝槽，所述第一溝槽內包括柵極材料和位于所述柵極材料與所述半導體襯底之間的隔離層；所述第二溝槽內填充介質材料；

所述半導體襯底的第一表面內設有與所述第一溝槽對應的多個第一導電類型的發(fā)射區(qū)，所述發(fā)射區(qū)與所述第一溝槽的隔離層相接；

所述半導體襯底第一表面上設有發(fā)射極和柵電極，所述發(fā)射極與所述發(fā)射區(qū)電連接，所述柵電極與所述柵極材料電連接；

所述半導體襯底第二表面上設有集電極，所述集電極與所述集電區(qū)電連接。

優(yōu)選的，所述第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸。

優(yōu)選的，所述介質材料為介電常數(shù)K小于或等于11.9的材料。

優(yōu)選的，所述介質材料為二氧化硅、氮化硅、氮氧化硅，或，介電常數(shù)K小于或等于3.9的材料。

優(yōu)選的，以相鄰2個所述第一溝槽為第一溝槽組，預設個數(shù)的第二溝槽位于所述第一溝槽組的一側的預設位置；

所述發(fā)射區(qū)與所述第一溝槽一一對應設置，且所述發(fā)射區(qū)位于相鄰2個第一溝槽之間。

優(yōu)選的，所述預設個數(shù)的第二溝槽中，至少1個所述第二溝槽內的介質材料接地。

優(yōu)選的，所述預設個數(shù)為至少2個。

優(yōu)選的，所述預設個數(shù)的第二溝槽中，以相鄰2個第二溝槽之間的基區(qū)為第一基區(qū)，至少1個所述第一基區(qū)接地。

一種半導體器件的形成方法，包括：

提供半導體襯底，所述半導體襯底包括第一表面和與所述第一表面相對的第二表面，所述第一表面和所述第二表面之間包括第一導電類型的漂移區(qū)，所述漂移區(qū)和所述第一表面之間包括第二導電類型的基區(qū)，所述漂移區(qū)和所述第二表面之間包括第二導電類型的集電區(qū)；

在所述半導體襯底的第一表面形成貫穿所述基區(qū)的多個第一溝槽和第二溝槽；

在所述第二溝槽內填充介質材料；

在所述第一溝槽內形成隔離層和柵極材料，所述隔離層位于所述柵極材料與所述半導體襯底之間；

在所述半導體襯底的第一表面內形成與所述第一溝槽對應的多個第一導電類型的發(fā)射區(qū)，所述發(fā)射區(qū)與所述第一溝槽的隔離層相接；

所述半導體襯底第一表面上形成發(fā)射極和柵電極，所述發(fā)射極與所述發(fā)射區(qū)電連接，所述柵電極與所述柵極材料電連接；

所述半導體襯底第二表面上形成集電極，所述集電極與所述集電區(qū)電連接。

優(yōu)選的，所述第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸。

優(yōu)選的，所述在所述第二溝槽內填充介質材料，包括：

在所述半導體襯底的第一表面淀積介質材料至所述第二溝槽完全填充介質材料；

刻蝕所述第一表面上的介質材料至完全去除所述第一溝槽內的介質材料。

優(yōu)選的，所述在所述半導體襯底的第一表面形成貫穿所述基區(qū)的多個第一溝槽和第二溝槽，其中，相鄰2個第一溝槽為第一溝槽組，預設個數(shù)的第二溝槽位于所述第一溝槽組的一側的預設位置；

所述在所述半導體襯底的第一表面內形成與所述第一溝槽對應的多個第一導電類型的發(fā)射區(qū)，其中，所述發(fā)射區(qū)與所述第一溝槽一一對應設置，且所述發(fā)射區(qū)位于相鄰2個第一溝槽之間。

優(yōu)選的，還包括：

將所述預設個數(shù)的第二溝槽中的至少1個第二溝槽內的介質材料接地。

優(yōu)選的，還包括：

所述預設個數(shù)為至少2個，所述預設個數(shù)的第二溝槽中，以相鄰2個第二溝槽之間的基區(qū)為第一基區(qū)；

將至少1個所述第一基區(qū)接地。

與現(xiàn)有技術相比，本發(fā)明的有益效果為：

由于本發(fā)明半導體器件和該器件的形成方法，在形成偽柵區(qū)的所述第二溝槽內填充介質材料，取代了現(xiàn)有技術中偽柵結構中的柵極材料和隔離層，避免了現(xiàn)有技術中偽柵結構中的柵極材料、隔離層和集電極之間形成電容，進而造成所述半導體器件的輸入電容變大，影響所述半導體器件的響應速度，從而提高了所述半導體器件的響應速度。

附圖說明

為了更清楚地說明本申請實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是現(xiàn)有技術IGBT器件剖面結構示意圖；

圖2是本發(fā)明實施例一提供的半導體器件剖面結構示意圖；

圖3是本發(fā)明實施例二提供的半導體器件剖面結構示意圖；

圖4是本發(fā)明實施例三提供的半導體器件形成方法的流程圖；

圖5～圖7是本發(fā)明實施例三提供IGBT器件的剖面結構示意圖。

具體實施方式

下面將結合本申請實施例中的附圖，對本申請實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本申請一部分實施例，而不是全部的實施例?；诒旧暾堉械膶嵤├绢I域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本申請保護的范圍。

如背景技術所述，現(xiàn)有技術中IGBT器件通過在柵區(qū)側邊的預設位置設置偽柵區(qū)，能夠屏蔽位于偽柵區(qū)背離柵區(qū)一側的基區(qū)104內的電場對柵區(qū)的影響，進而有效改善電場分布，提高器件的耐壓。

然而，發(fā)明人發(fā)送，此種結構的IGBT器件，器件響應速度慢。這是由于，偽柵結構中，通常包括柵極材料(如重摻雜多晶硅)和隔離層，而該偽柵結構中的柵極材料、隔離層會與該器件的集電極之間形成電容，該電容在器件工作過程中貢獻給輸入電容，從而造成半導體器件的輸入電容變大，影響所述半導體器件的響應速度，進而提高了導體器件的響應速度。

有鑒于此，本發(fā)明提供一種半導體器件，包括：

半導體襯底，所述半導體襯底包括第一表面和與所述第一表面相對的第二表面，所述第一表面和所述第二表面之間包括第一導電類型的漂移區(qū)，所述漂移區(qū)和所述第一表面之間包括第二導電類型的基區(qū)，所述漂移區(qū)和所述第二表面之間包括第二導電類型的集電區(qū)；

所述半導體襯底的第一表面內設有貫穿所述基區(qū)的多個第一溝槽和第二溝槽，所述第一溝槽內包括柵極材料和位于所述柵極材料與所述半導體襯底之間的隔離層；所述第二溝槽內填充介質材料；

所述半導體襯底的第一表面內設有與所述第一溝槽對應的多個第一導電類型的發(fā)射區(qū)，所述發(fā)射區(qū)與所述第一溝槽的隔離層相接；

所述半導體襯底第一表面上設有發(fā)射極和柵電極，所述發(fā)射極與所述發(fā)射區(qū)電連接，所述柵電極與所述柵極材料電連接；

所述半導體襯底第二表面上設有集電極，所述集電極與所述集電區(qū)電連接。

具體的，本發(fā)明的半導體襯底，可以為硅襯底、鍺襯底等，以本領域能夠實現(xiàn)對應的功能即可，本發(fā)明在此不做具體的限定。并且，半導體襯底的第一導電類型可以為P型或者N型中的任意一種，第二導電類型為與第一導電類型極性相反的另一種導電類型。具體的，所述第一導電類型為N型時，所述第二導電類型為P型；所述第一導電類型為P型時，所述第二導電類型為N型。

其中，在本發(fā)明的半導體襯底中，除上述結構外，還可以包括緩沖層、電荷聚集層等功能層，以進一步提高器件的電學性能。

并且，在所述半導體襯底的第一表面內，且貫穿所述基區(qū)的多個第一溝槽用于形成柵區(qū)，貫穿所述基區(qū)的多個第二溝槽用于形成偽柵區(qū)。在半導體器件中，通常包括多個元胞，多個元胞包括同樣的結構，從而形成具有同一特性的半導體器件。因此，半導體器件中，不同的元胞結構會形成不同結構的半導體器件。在本申請發(fā)明實施例中，可以包括兩種結構類型的半導體器件，從元胞的結構上看，一種是由一個柵區(qū)構成的柵極，發(fā)射區(qū)位于該柵區(qū)的兩側，一種是由兩個柵區(qū)構成的柵極，與柵區(qū)分別相接的兩個發(fā)射區(qū)位于兩個柵區(qū)之間。在本申請的實施例中，將具體介紹這兩種結構。

由于本發(fā)明在用于形成偽柵區(qū)的所述第二溝槽內填充介質材料，取代了現(xiàn)有技術中偽柵結構中的柵極材料和隔離層，避免了現(xiàn)有技術中偽柵結構中的柵極材料、隔離層和集電極之間形成電容，進而造成所述半導體器件的輸入電容變大，影響所述半導體器件的響應速度，從而提高了所述半導體器件的響應速度。

以上是本發(fā)明的中心思想，下面將結合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

實施例一

本實施例提供一種半導體器件，請參考圖2，圖2為本發(fā)明實施例的半導體器件的剖面結構示意圖，包括：

半導體襯底200，所述半導體襯底200包括第一表面和與所述第一表面相對的第二表面，其中，圖2中以所述第一表面為上表面，所述第二表面為下表面。所述第一表面和所述第二表面之間包括第一導電類型的漂移區(qū)202，所述漂移區(qū)202和所述第一表面之間包括第二導電類型的基區(qū)204，所述漂移區(qū)202和所述第二表面之間包括第二導電類型的集電區(qū)201；

具體的，在本實施例中，所述漂移區(qū)202和所述基區(qū)204之間還包括第一導電類型的電荷聚集層203，所述漂移區(qū)202和所述集電區(qū)201之間還包括第一導電類型的緩沖區(qū)208，以進一步提高器件的電學性能。

在本發(fā)明的實施例中，所述半導體襯底為硅襯底，第一導電類型為N型，第二導電類型為P型。其中，所述N型離子包括磷離子、砷離子、銻離子等，所述P型離子包括硼離子等。所述漂移區(qū)202、電荷聚集層203和緩沖區(qū)208的材料為摻雜有N型的離子的單晶硅，例如摻雜有磷離子；所述基區(qū)204和所述集電區(qū)201的材料為摻雜有P型的離子的單晶硅，例如摻雜有硼離子。

所述半導體襯底200的第一表面內設有貫穿所述基區(qū)的多個第一溝槽210和第二溝槽220。所述第一溝槽用于形成柵區(qū)，所述第二溝槽用于形成偽柵區(qū)。在本實施例中，所述第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸。所述開口尺寸，指的是所述溝槽的橫截面(垂直于紙面)的尺寸。通過設置第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸，可以縮小器件的尺寸，同時，易于工藝上的具體操作。

在本實施例中圖2中，為一個元胞的結構圖。所述第一溝槽210內包括柵極材料211和位于所述柵極材料211與所述半導體襯底之間的隔離層212；其中，本實施例中的所述柵極材料上覆蓋有絕緣層213，以與發(fā)射極206絕緣。具體的，隔離層212可以為氧化硅，可以通過熱氧化法生成。所述柵極材料211可以為多晶硅，所述柵極材料可以通過沉積的方法形成。絕緣層213可以為氧化硅，可以通過對所述柵極進行熱氧化法形成。

所述第二溝槽220內填充介質材料221，具體的，所述第二溝槽內填充的介質材料可以為二氧化硅。在本發(fā)明的其他實施例中，所述介質材料可以為介電常數(shù)K小于或等于11.9的材料，具體的，所述介質材料為二氧化硅、氮化硅、氮氧化硅，或，介電常數(shù)K小于或等于3.9的材料(低K材料)等。

進一步的，本實施例中半導體襯底200的第一表面內設有與所述第一溝槽210對應的多個第一導電類型的發(fā)射區(qū)205，所述發(fā)射區(qū)與所述第一溝槽內的隔離層相接。具體的，本實施例中的一個元胞內，由一個柵區(qū)構成柵極，一個柵極對應兩個發(fā)射區(qū)205，兩個發(fā)射區(qū)205分別位于該柵區(qū)的兩側。所述發(fā)射區(qū)205的材料為摻雜有N型的單晶硅，例如摻雜有砷離子、磷離子。

在本實施例中，半導體襯底200第一表面上還設有發(fā)射極和柵電極，所述發(fā)射極206與所述發(fā)射區(qū)205電連接，所述柵電極214與所述柵極材料211電連接；所述半導體襯底200第二表面上設有集電極207，所述集電極207與所述集電區(qū)201電連接。

所述發(fā)射極206和所述集電極207為金屬電極，可以通過濺射、沉積金屬材料形成。所述發(fā)射極與所述發(fā)射區(qū)直接接觸，形成電連接；所述集電極與所述集電區(qū)201直接接觸，形成電連接。其中，本實施例中所述發(fā)射極完全覆蓋半導體襯底200的第一表面，從而保護半導體襯底200，隔絕外界空氣或水分，避免外界空氣或水分對半導體襯底200的侵蝕。

由于本發(fā)明半導體器件中，在形成偽柵區(qū)的所述第二溝槽內填充介質材料，取代了現(xiàn)有技術中偽柵結構中的柵極材料和隔離層，避免了現(xiàn)有技術中偽柵結構中的柵極材料、隔離層和集電極之間形成電容，進而造成所述半導體器件的輸入電容變大，影響所述半導體器件的響應速度，從而提高了所述半導體器件的響應速度。

實施例二

本實施例提供一種半導體器件，請參考圖3，圖3為本發(fā)明實施例的半導體器件的剖面結構示意圖。

在本實施例中，所述半導體器件包括：

半導體襯底300，所述半導體襯底300包括第一表面和與所述第一表面相對的第二表面，在圖3中，所述第一表面為所述半導體襯底的上表面，所述第二表面為所述半導體襯底的下表面。所述第一表面和所述第二表面之間包括第一導電類型的漂移區(qū)302，所述漂移區(qū)和所述第一表面之間包括第二導電類型的基區(qū)304，所述漂移區(qū)和所述第二表面之間包括第二導電類型的集電區(qū)301；

具體的，在本實施例中，所述漂移區(qū)302和所述基區(qū)304之間還包括第一導電類型的電荷聚集層303，所述漂移區(qū)302和所述集電區(qū)301之間還包括第一導電類型的緩沖區(qū)308，以進一步提高器件的電學性能。

在本發(fā)明的實施例中，所述半導體襯底為硅襯底，第一導電類型為N型，第二導電類型為P型。其中，所述N型離子包括磷離子、砷離子、銻離子等，所述P型離子包括硼離子等。所述漂移區(qū)302、電荷聚集層303和緩沖區(qū)308的材料為摻雜有N型的離子的單晶硅，例如摻雜有磷離子；所述基區(qū)304和所述集電區(qū)301的材料為摻雜有P型的離子的單晶硅，例如摻雜有硼離子。

所述半導體襯底300的第一表面內設有貫穿所述基區(qū)的多個第一溝槽310和第二溝槽320。所述第一溝槽用于形成柵區(qū)，所述第二溝槽用于形成偽柵區(qū)。在本實施例中，所述第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸。通過設置第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸，可以縮小器件的尺寸，同時易于工藝上的具體操作。具體的，在本實施例中，所述第一溝槽的開口尺寸是所述第二溝槽開口尺寸的1.2～3倍。

其中，圖3為本實施例中半導體器件的一個元胞的結構圖，該種結構由兩個柵區(qū)構成的柵極，與柵區(qū)分別相接的兩個發(fā)射區(qū)位于兩個柵區(qū)之間。具體的，本實施例中以相鄰2個第一溝槽為第一溝槽組，預設個數(shù)的第二溝槽位于所述第一溝槽組的一側的預設位置；具體的，所述預設個數(shù)為至少2個，在本實施例中，所述預設個數(shù)為4個。本領域技術人員還可以根據(jù)實際需求將第二溝槽的預設個數(shù)設置為1個、3個、5個或者更多。所述預設位置為所述第一溝槽組的一側且距離所述第一溝槽組預設距離的位置。需要說明的是，所述第二溝槽不能設置在所述第一溝槽組的2個第一溝槽之間。

所述第一溝槽310內包括柵極材料311和位于所述柵極材料311與所述半導體襯底之間的隔離層312；具體的，隔離層312可以為氧化硅，可以通過熱氧化法生成。所述柵極材料311可以為多晶硅，所述柵極材料可以通過沉積的方法形成。

所述第二溝槽320內填充介質材料321，具體的，所述第二溝槽內填充的介質材料可以為二氧化硅。在本發(fā)明的其他實施例中，所述介質材料還可以為低介電常數(shù)材料，具體的，所述低介電常數(shù)材料為介電常數(shù)K小于所述半導體襯底材料。如，二氧化硅等。

進一步的，本實施例中半導體襯底300的第一表面內設有與所述第一溝槽310對應的多個第一導電類型的發(fā)射區(qū)305，所述發(fā)射區(qū)與所述第一溝槽內的隔離層相接。具體的，本實施例中的一個元胞內，所述發(fā)射區(qū)305與所述第一溝槽310一一對應設置，且所述發(fā)射區(qū)305位于相鄰2個第一溝槽之間。所述發(fā)射區(qū)305的材料為摻雜有N型的單晶硅，例如摻雜有砷離子或磷離子。

在本發(fā)明的另一實施例中，所述預設個數(shù)的第二溝槽中，至少1個所述第二溝槽內的介質材料接地。具體的，在該實施例中，將其中的2個第二溝槽接地。其中，將所述第二溝槽內的介質材料接地，有利于進一步減少輸入電容，提升開關速率。

進一步的，在本發(fā)明的又一實施例中，所述預設個數(shù)的第二溝槽中，以相鄰2個第二溝槽之間的基區(qū)為第一基區(qū)309，至少1個所述第一基區(qū)接地。具體的，在該實施例中，將其中的2個第一基區(qū)接地。將所述第一基區(qū)接地，有利于關斷時載流子的抽取，進一步提升開關速率。

在本實施例中，所述預設個數(shù)的第二溝槽中，至少1個所述第二溝槽內的介質材料與所述發(fā)射極306電連接；以相鄰2個第二溝槽之間的基區(qū)為第一基區(qū)309，至少1個所述第一基區(qū)與所述發(fā)射極306電連接并接地，進而有利于關斷時載流子的抽取，進一步提升開關速率。

在本實施例中，半導體襯底300第一表面上還設有發(fā)射極和柵電極，所述發(fā)射極306與所述發(fā)射區(qū)305電連接，所述柵電極313與所述柵極材料311電連接；所述半導體襯底300第二表面上設有集電極307，所述集電極307與所述集電區(qū)301電連接。

所述發(fā)射極306、柵電極313和所述集電極307為金屬電極，可以通過濺射、沉積金屬材料形成。所述發(fā)射極與所述發(fā)射區(qū)直接接觸，形成電連接；柵電極313與所述柵極材料311直接接觸，形成電連接；所述集電極307與所述集電區(qū)301直接接觸，形成電連接。其中，本實施例中半導體襯底300的第一表面，還設置有覆蓋所述第一表面，且暴露所述柵電極和發(fā)射極的絕緣層330，從而保護半導體襯底300，隔絕外界空氣或水分，避免外界空氣或水分對半導體襯底300的侵蝕。

由于本發(fā)明半導體器件中，在形成偽柵區(qū)的所述第二溝槽內填充介質材料，取代了現(xiàn)有技術中偽柵結構中的柵極材料和隔離層，避免了現(xiàn)有技術中偽柵結構中的柵極材料、隔離層和集電極之間形成電容，進而造成所述半導體器件的輸入電容變大，影響所述半導體器件的響應速度，從而提高了所述半導體器件的響應速度。

實施例三

本實施例提供了一種半導體器件的形成方法，如圖4所示，為本實施例中半導體器件形成方法的流程圖，包括：

步驟101：提供半導體襯底，所述半導體襯底包括第一表面和與所述第一表面相對的第二表面，所述第一表面和所述第二表面之間包括第一導電類型的漂移區(qū)，所述漂移區(qū)和所述第一表面之間包括第二導電類型的基區(qū)，所述漂移區(qū)和所述第二表面之間包括第二導電類型的集電區(qū)；

步驟102：在所述半導體襯底的第一表面形成貫穿所述基區(qū)的多個第一溝槽和第二溝槽；

步驟103：在所述第二溝槽內填充介質材料；

步驟104：在所述第一溝槽內形成隔離層和柵極材料，所述隔離層位于所述柵極材料與所述半導體襯底之間；

步驟105：在所述半導體襯底的第一表面內形成與所述第一溝槽對應的多個第一導電類型的發(fā)射區(qū)，所述發(fā)射區(qū)與所述第一溝槽的隔離層相接；

步驟106：所述半導體襯底第一表面上形成發(fā)射極和柵電極，所述發(fā)射極與所述發(fā)射區(qū)電連接，所述柵電極與所述柵極材料電連接；

步驟107：所述半導體襯底第二表面上形成集電極，所述集電極與所述集電區(qū)電連接。

圖5～圖7示出了本發(fā)明實施例的IGBT器件的剖面結構示意圖。

執(zhí)行步驟101，如圖5所示，提供半導體襯底，所述半導體襯底400包括第一表面和與所述第一表面相對的第二表面，其中，圖5中以所述第一表面為上表面，所述第二表面為下表面。所述第一表面和所述第二表面之間包括第一導電類型的漂移區(qū)402，所述漂移區(qū)402和所述第一表面之間包括第二導電類型的基區(qū)404，所述漂移區(qū)402和所述第二表面之間包括第二導電類型的集電區(qū)401。

所述半導體襯底可以為硅襯底，也可以為碳化硅襯底。在本實施例中，所述半導體襯底為硅襯底。

并且，在本實施例中，所述漂移區(qū)402和所述基區(qū)404之間還包括第一導電類型的電荷聚集層403，所述漂移區(qū)402和所述集電區(qū)401之間還包括第一導電類型的緩沖區(qū)408，以進一步提高器件的電學性能。

具體的，所述半導體襯底為具有第一導電類型的離子的硅襯底，在本實施例中，所述半導體襯底為具有N型離子的硅襯底。

具體的，可以通過離子注入的方式對本申請的硅襯底進行逐層注入，以形成對應的功能層。

執(zhí)行步驟102，如圖6所示，在所述半導體襯底的第一表面形成貫穿所述基區(qū)的多個第一溝槽410和第二溝槽420；

所述第一溝槽用于形成柵區(qū)，所述第二溝槽用于形成偽柵區(qū)。具體的，根據(jù)預設的結構形成對應的溝槽結構，以本發(fā)明的實施例2中的溝槽結構為例，該種結構由兩個柵區(qū)構成的柵極，與柵區(qū)分別相接的兩個發(fā)射區(qū)位于兩個柵區(qū)之間。具體的，本實施例中以相鄰2個第一溝槽為第一溝槽組，預設個數(shù)的第二溝槽位于所述第一溝槽組的一側的預設位置；具體的，所述預設個數(shù)為至少2個，在本實施例中，所述預設個數(shù)為4個。本領域技術人員還可以根據(jù)實際需求將第二溝槽的預設個數(shù)設置為1個、3個、5個或者更多。所述預設位置為所述第一溝槽組的一側且距離所述第一溝槽組預設距離的位置。需要說明的是，所述第二溝槽不能設置在所述第一溝槽組的2個第一溝槽之間。

并且，在本實施例中，所述第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸。通過設置第一溝槽的開口尺寸大于所述第二溝槽的開口尺寸，可以縮小器件的尺寸，同時易于工藝上的具體操作。

具體的，可以通過刻蝕的方式形成對應的溝槽。具體步驟如下：

步驟21，在所述半導體襯底的第一表面上形成圖形化的掩膜，所述掩膜暴露預設位置的半導體襯底，所述預設位置為預設的用于形成第一溝槽和第二溝槽的位置。

步驟22，刻蝕所述半導體襯底，形成第一溝槽和第二溝槽。

步驟23，去除所述掩膜。

其中在所述半導體襯底上進行刻蝕，所述刻蝕深度大于所述基區(qū)的厚度。

執(zhí)行步驟103，在所述第二溝槽內填充介質材料421。

所述第二溝槽內填充的介質材料可以為二氧化硅。在本發(fā)明的其他實施例中，所述介質材料還可以為低介電常數(shù)材料，具體的，所述低介電常數(shù)材料為介電常數(shù)K小于或等于11.9的材料。如，二氧化硅等。

具體的，可以包括如下步驟：

步驟31，在所述半導體襯底的第一表面淀積介質材料至所述第二溝槽完全填充介質材料；

步驟32，刻蝕所述第一表面上的介質材料至完全去除所述第一溝槽內的介質材料。

其中，在所述半導體襯底的第一表面進行介質材料的淀積，由于第一溝槽的開口尺寸大于第二溝槽的開口尺寸，因此，第二溝槽會先填充滿，而第一溝槽則處于半空狀態(tài)，接著，進行介質材料的刻蝕，由于介質材料已經(jīng)完全填充第二溝槽，因此，位于第二溝槽內的介質材料的刻蝕速率遠小于位于第一溝槽內的介質材料的刻蝕速率，進而使得第一溝槽內的介質材料易于被刻蝕。通過合理的控制刻蝕時間，可以刻蝕得到僅有第二溝槽完全被填充介質材料，而第一溝槽的介質材料被完全去除的結果。

可以看出，由于第一溝槽的開口尺寸大于第二溝槽的開口尺寸，使得本步驟在工藝上易于實現(xiàn)。

接著，執(zhí)行步驟104，在所述第一溝槽內形成隔離層412和柵極材料411，所述隔離層位于所述柵極材料與所述半導體襯底之間。

所述第一溝槽410內包括柵極材料411和位于所述柵極材料411與所述半導體襯底之間的隔離層412；具體的，隔離層412可以為氧化硅，可以通過熱氧化法生成。所述柵極材料411可以為多晶硅，所述柵極材料可以通過沉積的方法形成。

執(zhí)行步驟105，在所述半導體襯底的第一表面內形成與所述第一溝槽對應的多個第一導電類型的發(fā)射區(qū)，所述發(fā)射區(qū)與所述第一溝槽的隔離層相接。

本實施例中半導體襯底400的第一表面內設有與所述第一溝槽410對應的多個第一導電類型的發(fā)射區(qū)405，所述發(fā)射區(qū)與所述第一溝槽內的隔離層相接。具體的，本實施例中的一個元胞內，所述發(fā)射區(qū)405與所述第一溝槽410一一對應設置，且所述發(fā)射區(qū)305位于相鄰2個第一溝槽之間。所述發(fā)射區(qū)405的材料為摻雜有N型的單晶硅，例如摻雜有砷離子或磷離子。

具體的，可以通過離子注入的方式形成對應的發(fā)射區(qū)405。具體步驟如下：

步驟51，在所述半導體襯底的第一表面上形成圖形化的掩膜，所述掩膜暴露預設位置的半導體襯底，所述預設位置為預設的用于形成發(fā)射區(qū)405的位置。

步驟52，對所述半導體襯底進行離子注入，形成所述發(fā)射區(qū)。

步驟53，去除所述掩膜。

其中在所述半導體襯底上進行離子注入，所述離子注入的深度小于所述基區(qū)的厚度。

接著，執(zhí)行步驟106和步驟107，如圖7所示，所述半導體襯底第一表面上形成發(fā)射極406和柵電極413，所述發(fā)射極與所述發(fā)射區(qū)電連接，所述柵電極與所述柵極材料電連接；所述半導體襯底第二表面上形成集電極407，所述集電極與所述集電區(qū)電連接。

在本實施例中，半導體襯底400第一表面上形成發(fā)射極和柵電極，所述發(fā)射極406與所述發(fā)射區(qū)405電連接，所述柵電極413與所述柵極材料411電連接；所述半導體襯底400第二表面上設有集電極407，所述集電極407與所述集電區(qū)401電連接。

所述發(fā)射極406、柵電極413和所述集電極407為金屬電極，可以通過濺射、沉積金屬材料形成。所述發(fā)射極與所述發(fā)射區(qū)直接接觸，形成電連接；柵電極413與所述柵極材料411直接接觸，形成電連接；所述集電極407與所述集電區(qū)401直接接觸，形成電連接。其中，本實施例中半導體襯底400的第一表面，還設置有覆蓋所述第一表面，且暴露所述柵電極和發(fā)射極的絕緣層430，從而保護半導體襯底400，隔絕外界空氣或水分，避免外界空氣或水分對半導體襯底400的侵蝕。

另外，在本實施例中，還可以包括：

步驟S108：將所述預設個數(shù)的第二溝槽中的至少1個第二溝槽內的介質材料接地。

具體的，在該實施例中，將其中的2個第二溝槽接地。其中，將所述第二溝槽內的介質材料接地，能夠減小輸入電容，提高所述半導體器件的響應速度。

步驟S109：所述預設個數(shù)為至少2個，所述預設個數(shù)的第二溝槽中，以相鄰2個第二溝槽之間的基區(qū)為第一基區(qū)409；將至少1個所述第一基區(qū)接地。

具體的，在該本實施例中，將其中的2個第一基區(qū)接地。將所述第一基區(qū)接地，有利于關斷時載流子的抽取，從而進一步提高器件的開關速率。

另外，在本實施例中，還可以包括：

步驟S110：形成覆蓋所述第一表面的絕緣層430，所述絕緣層暴露所述柵電極413和發(fā)射極406。

所述絕緣層430用于保護半導體襯底300，隔絕外界空氣或水分，避免外界空氣或水分對半導體襯底300的侵蝕。

在本發(fā)明半導體器件的形成方法中，在形成偽柵區(qū)的所述第二溝槽內填充介質材料，取代了現(xiàn)有技術中偽柵結構中的柵極材料和隔離層，避免了現(xiàn)有技術中偽柵結構中的柵極材料、隔離層和集電極之間形成電容，進而造成所述半導體器件的輸入電容變大，影響所述半導體器件的響應速度，從而提高了所述半導體器件的響應速度。

需要說明的是，本說明書中的各個實施例均采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似的部分互相參見即可。對于裝置類實施例而言，由于其與方法實施例基本相似，所以描述的比較簡單，相關之處參見方法實施例的部分說明即可。

最后，還需要說明的是，在本文中，諸如第一和第二等之類的關系術語僅僅用來將一個實體或者操作與另一個實體或操作區(qū)分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關系或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，并不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。

為了描述的方便，描述以上裝置時以功能分為各種單元分別描述。當然，在實施本發(fā)明時可以把各單元的功能在同一個或多個軟件和/或硬件中實現(xiàn)。

以上對本申請所提供的技術方案進行了詳細介紹，本文中應用了具體個例對本申請的原理及實施方式進行了闡述，以上實施例的說明只是用于幫助理解本申請的方法及其核心思想；同時，對于本領域的一般技術人員，依據(jù)本申請的思想，在具體實施方式及應用范圍上均會有改變之處，綜上所述，本說明書內容不應理解為對本申請的限制。