本發(fā)明的實(shí)施例涉及集成電路器件，更具體地，涉及形成金屬柵極以緩解天線缺陷的方法。

背景技術(shù)：

在過去的幾十年，半導(dǎo)體制造工業(yè)已經(jīng)經(jīng)歷了指數(shù)增長。在半導(dǎo)體演進(jìn)過程中，功能密度(即，單位芯片面積中的互連器件的數(shù)量)通常在增加，同時幾何尺寸(即，可使用制造工藝創(chuàng)建的最小組件或線)減小。一個優(yōu)勢是采用由具有高介電常數(shù)(高k)的材料絕緣的金屬柵極的諸如晶體管的半導(dǎo)體器件的發(fā)展。相對于由二氧化硅絕緣的傳統(tǒng)的多晶硅柵極，這樣的半導(dǎo)體器件具有改進(jìn)的性能和減小的部件尺寸。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例提供了一種在襯底上方形成場效應(yīng)晶體管(FET)的方法，所述方法包括：穿過層間介電(ILD)層，沿著側(cè)壁間隔件形成凹槽；形成高k介電層以覆蓋所述凹槽的底面和側(cè)壁表面；在所述凹槽的未被所述高k介電層占據(jù)的剩余部分內(nèi)形成金屬柵極；實(shí)施第一系列的一個或多個蝕刻以降低所述高k介電層和所述金屬柵極，沿著所述側(cè)壁間隔件留下所述高k介電層的殘余物；實(shí)施第二蝕刻以形成所述側(cè)壁間隔件的錐形上表面，所述側(cè)壁間隔件的高度隨著不斷接近所述金屬柵極而單調(diào)地減??；以及實(shí)施第三系列的一個或多個蝕刻以去除所述高k介電層的所述殘余物和平坦化所述金屬柵極。

本發(fā)明的另一實(shí)施例提供了一種形成集成電路(IC)的方法，包括：穿過襯底上方的層間介電(ILD)層，形成對應(yīng)于n溝道場效應(yīng)晶體管(n-FET)的第一金屬柵極的第一凹槽和對應(yīng)于p溝道場效應(yīng)晶體管(p-FET)的第二金屬柵極的第二凹槽，所述第一凹槽和所述第二凹槽形成在各自側(cè)壁間隔件的相鄰對之間；在所述第一凹槽和所述第二凹槽的底面上方以及沿著所述側(cè)壁間隔件的內(nèi)側(cè)壁形成高k介電層；在所述第一凹槽和所述第二凹槽內(nèi)分別地形成第一金屬柵極和第二金屬柵極；實(shí)施平坦化以使所述ILD層、所述側(cè)壁間隔件、所述高k介電層以及所述第一金屬柵極和所述第二金屬柵極的上表面共面；實(shí)施濺射蝕刻以形成所述側(cè)壁間隔件的錐形上表面；以及實(shí)施一系列蝕刻以減小所述高k介電層和所述金屬柵極的高度。

本發(fā)明的另一實(shí)施例提供了一種FinFET器件，包括：鰭，設(shè)置在平坦的襯底上方；層間介電(ILD)層，設(shè)置在所述襯底上方，所述層間介電(ILD)層覆蓋所述鰭并且包括設(shè)置在所述ILD層內(nèi)的第一凹槽和第二凹槽；側(cè)壁間隔件，沿著所述凹槽的側(cè)壁設(shè)置；第一金屬柵極和第二金屬柵極，所述第一金屬柵極設(shè)置在所述第一凹槽內(nèi)，所述第二金屬柵極設(shè)置在所述第二凹槽內(nèi)，所述第一金屬柵極和所述第二金屬柵極圍繞所述鰭的頂面和側(cè)壁表面；高k介電層，設(shè)置在所述側(cè)壁間隔件和所述金屬柵極之間并且橫跨所述金屬柵極的底面延伸；以及其中，所述側(cè)壁間隔件的錐形上表面高于所述高k介電層的上表面，并且所述側(cè)壁間隔件的高度隨著不斷接近所述金屬柵極而單調(diào)地減小。

附圖說明

當(dāng)結(jié)合附圖進(jìn)行閱讀時，根據(jù)下面詳細(xì)的描述可以更好地理解本發(fā)明的實(shí)施例。應(yīng)該強(qiáng)調(diào)的是，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1示出了包括finFET器件的集成電路的一些實(shí)施例的立體截面。

圖2A示出了圖1的集成電路的沿線A-A’的一些實(shí)施例的截面圖。

圖2B示出了圖1的集成電路的沿線B-B’的一些實(shí)施例的截面圖。

圖2C示出了圖1的集成電路的沿線C-C’的一些實(shí)施例的截面圖。

圖3示出了形成集成電路的方法的一些實(shí)施例的流程圖。

圖4至圖15示出了顯示形成集成電路的方法的一些實(shí)施例的截面圖。

具體實(shí)施方式

以下公開內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗Ｏ旅婷枋隽私M件和布置的具體實(shí)例以簡化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可在各個實(shí)例中重復(fù)參考標(biāo)號和/或字母。該重復(fù)是為了簡單和清楚的目的，并且其本身不指示所討論的各個實(shí)施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術(shù)語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應(yīng)的解釋。

高k介電材料的介電常數(shù)k高于二氧化硅的介電常數(shù)。高k電介質(zhì)用于半導(dǎo)體制造工藝中，在半導(dǎo)體制造工藝中，高k電介質(zhì)經(jīng)常用于替代二氧化硅柵極電介質(zhì)。例如，高k金屬柵極(HKMG)技術(shù)采用高k柵極電介質(zhì)上方的金屬柵極(MG)并且提供相對于具有多晶硅柵極和/或二氧化硅柵極電介質(zhì)的傳統(tǒng)的晶體管的性能改進(jìn)。盡管縮放持續(xù)減小HKMG電路的尺寸，但是縱橫比的增加可以造成HKMG制造工藝的填充和回蝕刻問題。

更具體地，在用于形成HKMG結(jié)構(gòu)的一些常規(guī)方法中，布置在側(cè)壁間隔件之間的犧牲柵極形成在襯底上方，并且低k介電層(有時稱為層間電介質(zhì)(ILD)或金屬間電介質(zhì)(IMD))形成在犧牲柵極上方。在實(shí)施化學(xué)機(jī)械平坦化(CMP)操作以平坦化犧牲柵極和低k介電層的頂面之后，然后選擇性地去除犧牲柵電極以在側(cè)壁間隔件之間留下凹槽。然后，沿著凹槽的下表面和側(cè)壁形成高k柵極電介質(zhì)，并且在高k柵極電介質(zhì)上方沉積金屬以填充凹槽的剩余部分。然后，實(shí)施另一CMP操作以使金屬、高k柵極電介質(zhì)和低k電介質(zhì)的上表面共面。然后，相對于低k介電層的頂面，選擇性地回蝕刻或凹進(jìn)金屬的平坦化的上表面。不幸地，由于凹槽的開口尺寸較小，沿著凹槽的側(cè)壁可能非故意地留下少量的金屬和/或高k柵極電介質(zhì)(“殘余物”)。殘余物可以說具有“天線”的形狀，其中，更多的殘余物可以積聚在凹槽的下拐角中并且可以以逐漸減小的方式向上延伸至凹槽的上部區(qū)域。然后，沉積硬掩模材料以填充凹槽的剩余部分，并且回化學(xué)機(jī)械平坦化(CMP)硬掩模材料以在凹槽中形成硬掩模，以及在硬掩模位于適當(dāng)?shù)奈恢脮r對結(jié)構(gòu)實(shí)施額外的蝕刻。

由于天線形狀的殘余物向上延伸至位于硬掩模和側(cè)壁間隔件之間的凹槽的上部區(qū)域，所以在實(shí)施CMP平坦化工藝以形成硬掩模之后，可以暴露于周圍環(huán)境。當(dāng)接觸件或其他導(dǎo)電層形成在其上時，暴露的天線形狀的殘余物可以引起泄露或短路缺陷。另外，接著發(fā)生的濕洗或蝕刻工藝可以不期望地穿過天線形狀的殘余物向下擴(kuò)散(即，圍繞和位于硬掩模的外邊緣下方)，最終損壞下面的金屬柵極、高k電介質(zhì)和/或其他層。例如，在一些情況下，接著發(fā)生的蝕刻可以部分地或完全地去除金屬柵極和/或高k介電層和/或可以在結(jié)構(gòu)上削弱產(chǎn)生出的結(jié)構(gòu)；導(dǎo)致各種問題。

相應(yīng)地，本發(fā)明涉及減少天線形狀的殘余物的技術(shù)，并且因此，改進(jìn)了HKMG晶體管的可靠性。在一些實(shí)施例中，在形成任何天線形狀的殘余物之后，使用額外的處理步驟以去除天線形狀的殘余物。這些額外的工藝步驟可以改變金屬柵極上方的側(cè)壁輪廓，以使形成在金屬柵極上方的硬掩模具有與側(cè)壁間隔件直接接觸的側(cè)壁(即，沒有任何天線形狀的殘余物介入在硬掩模和側(cè)壁間隔件之間)。以這種方式，殘余物減少并且金屬柵極和高k層的更好的輪廓具有幫助防止柵極非故意地?fù)p壞和/或去除的側(cè)壁輪廓，從而改進(jìn)FET器件的產(chǎn)量和性能。盡管這些額外的工藝步驟可能增加了制造工藝的一些成本和復(fù)雜度，但是它們提供了改進(jìn)的器件可靠性。

圖1示出了包括具有一些FinFET設(shè)置在其上的集成電路100的集成電路的一些實(shí)施例的立體截面圖。如將在本文中更詳細(xì)的理解(例如，關(guān)于本文中進(jìn)一步描述的后續(xù)的制造工藝)，通過限制天線形狀缺陷的效應(yīng)的制造工藝形成集成電路100，并且集成電路100具有可以證明這些改進(jìn)的制造方法的結(jié)構(gòu)特征。

集成電路100包括諸如硅鰭的半導(dǎo)體鰭103，其在襯底102上方沿著第一方向X延伸。如從截面線A-A’(圖1和圖2A)可見，沿著鰭103的長度設(shè)置第一和第二finFET101、105。如圖2A所示，第一finFET101包括布置在鰭103中的第一溝道區(qū)域上方以及布置在第一和第二源極/漏極區(qū)域202a、202b之間的第一金屬柵極132a。第二finFET105包括布置在鰭103中的第二溝道區(qū)域上方以及布置在第三和第四源極/漏極區(qū)域202c、202d之間的第二金屬柵極132b。在一些實(shí)施例中，源極/漏極區(qū)域202a-202d包括在鰭103的上表面之上延伸的外延生長的SiGe或SiP區(qū)域。高k介電層106用作柵極電介質(zhì)并且將金屬柵極132與鰭103的溝道區(qū)域分隔開?？梢匝刂r底102和鰭103上方的ILD層104的側(cè)壁表面和底面設(shè)置蝕刻停止層114。如圖2C所示，在器件操作期間，金屬柵極132a“包裹”圍繞鰭103的側(cè)壁表面和頂面以在鰭103中提供合適的耗盡(例如，完全耗盡)。

在一些實(shí)施例中，第一金屬柵極132a對應(yīng)于n型finFET并且第二金屬柵極132b對應(yīng)于p型finFET。在一些實(shí)施例中，接觸件142可以穿過ILD層104和蝕刻停止層114設(shè)置以到達(dá)源極/漏極區(qū)域202。此外，如圖2B所示，第一金屬柵極132a和第二金屬柵極132b可以包括具有由阻擋層108覆蓋的底面和側(cè)壁表面的金屬層110。金屬柵極132可以進(jìn)一步包括額外的金屬層。例如，第二金屬柵極132b可以進(jìn)一步包括設(shè)置在阻擋層108和高k介電層106之間的功函金屬層109，而第一金屬柵極132a包括不同的功函金屬層或缺少這樣的功函金屬層。

如圖1所示，第一金屬柵極132a設(shè)置在第一凹槽130a內(nèi)，并且第二金屬柵極132b設(shè)置在第二凹槽130b內(nèi)。側(cè)壁間隔件116沿著凹槽130的側(cè)壁設(shè)置。在一些實(shí)施例中，介電層105可以設(shè)置在由鰭103分隔開的襯底上。在一些其他實(shí)施例中，介電層105或由其他材料制成的絕緣層可以設(shè)置在鰭103下面，從而將鰭103與襯底102分隔開。側(cè)壁間隔件116可以坐落于介電層105上并且沿著鰭103的側(cè)壁向上延伸。高k介電層106也可以設(shè)置在介電層105上并且沿著鰭103的側(cè)壁向上延伸。側(cè)壁間隔件116可以包括SiO₂、SiN、SiC、SiCN、SiON、SiOCN或它們的組合。在一些實(shí)施例中，側(cè)壁間隔件116具有錐形上表面。隨著不斷接近金屬柵極132，側(cè)壁間隔件116的高度單調(diào)地減小。側(cè)壁間隔件116的高度可以大于高k介電層106的高度。側(cè)壁間隔件116的錐形上表面可以橫向地高于高k介電層106和金屬柵極132的上表面。在一些實(shí)施例中，高k介電層106和金屬柵極132的上表面共面。在一些實(shí)施例中，側(cè)壁間隔件116的錐形上表面向下延伸至高k介電層106的上表面，而在一些可選實(shí)施例中，高k介電層106鄰接側(cè)壁間隔件116的豎直的內(nèi)側(cè)壁，而不是側(cè)壁間隔件116的錐形的上表面。

如圖2A至圖2C所示，硬掩模150可以設(shè)置在金屬柵極132a、132b上方，并且在132a、132b處直接橫向地鄰接凹槽的上部處的蝕刻停止層114。有利地，設(shè)置在本發(fā)明中的硬掩模150的上表面之下的側(cè)壁間隔件116的錐形上表面可以證明對側(cè)壁間隔件116和/或凹槽130a、130b實(shí)施額外的蝕刻處理以從凹槽130a、130b的側(cè)壁去除天線形狀的殘余物的事實(shí)。此外，由于錐形允許硬掩模150直接鄰接蝕刻停止層114(即，沒有天線形狀的殘余物的部分在硬掩模150的外邊緣和蝕刻停止層114之間向上延伸)，與之前的方法相比，圖1和圖2a至圖2c所示的結(jié)構(gòu)更不受硬掩模蝕刻的影響。因此，與之前的方法相比，圖1的結(jié)構(gòu)可以展示出改進(jìn)的可靠性。

圖3示出了根據(jù)一些實(shí)施例的形成集成電路的方法300的流程圖。雖然本文將所公開的方法300示出和描述為一系列的步驟或事件，但是應(yīng)當(dāng)理解，所示出的這些步驟或事件的順序不應(yīng)解釋為限制意義。例如，一些步驟可以以不同順序發(fā)生和/或與除了本文所示和/或所述步驟或事件之外的其他步驟或事件同時發(fā)生。另外，并不要求所有示出的步驟都用來實(shí)施本文所描述的一個或多個方面或?qū)嵤├?。此外，可在一個或多個分離的步驟和/或階段中執(zhí)行本文所述步驟的一個或多個。

在步驟302中，在襯底上方形成犧牲多晶硅柵極。在多晶硅柵極旁邊形成側(cè)壁間隔件。

在步驟304中，層間介電(ILD)層形成在多晶硅柵極之間。然后，去除多晶硅柵極以穿過相鄰的側(cè)壁間隔件之間的ILD層形成凹槽。

在步驟306中，形成高k介電層以覆蓋凹槽的底面和側(cè)壁表面。在凹槽的未被高k介電層占據(jù)的剩余部分內(nèi)形成金屬柵極。

在步驟308中，實(shí)施第一系列蝕刻以降低高k介電層和金屬柵極。沿著側(cè)壁間隔件留下高k介電層的殘余物。

在步驟310中，實(shí)施第二蝕刻以為側(cè)壁間隔件形成錐形上表面。隨著不斷接近金屬柵極，側(cè)壁間隔件的高度單調(diào)地減小。

在步驟312中，實(shí)施第三系列蝕刻以去除高k介電層的殘余物和平坦化金屬柵極。

在步驟314中，在平坦化的金屬柵極和高k介電層上形成硬掩模層。

在步驟316中，為金屬柵極和源極/漏極區(qū)域形成接觸件。

圖4至圖15示出了顯示包括場效應(yīng)晶體管(FET)的集成電路(IC)的方法的截面圖的一些實(shí)施例。盡管描述圖4至圖15與方法300有關(guān)，但是應(yīng)該理解，圖4至圖15公開的結(jié)構(gòu)不限制于本方法，而是可以作為獨(dú)立于本方法的結(jié)構(gòu)單獨(dú)存在。

圖4示出了對應(yīng)于步驟302的截面圖400的一些實(shí)施例。如截面圖400所示，在襯底402上方圖案化犧牲多晶硅柵極420a、420b。在一些實(shí)施例中，在形成犧牲多晶硅柵極420a、420b之前，在襯底402的上表面上形成柵極氧化物層422。在圖案化犧牲多晶硅柵極420a、420b之后，沿著犧牲多晶硅柵極420和柵極氧化物層422的側(cè)壁形成側(cè)壁間隔件416。可以通過在犧牲多晶硅柵極420上方沉積共形的間隔件層以及回蝕刻共形的間隔件層以沿著犧牲多晶硅柵極420和柵極氧化物層422的側(cè)壁留下側(cè)壁間隔件416來形成側(cè)壁間隔件416。在形成側(cè)壁間隔件之后，例如，可以通過離子注入或通過在襯底402中的犧牲柵極420的相對兩側(cè)上形成凹槽并且用應(yīng)變誘導(dǎo)源極/漏極材料(例如，外延生長SiP或SiGe)填充凹槽來形成源極/漏極區(qū)域202。

在一些實(shí)施例中，襯底402可以是平坦的，具有均勻的厚度。此外，襯底402可以是n型或p型并且可以例如是塊狀Si晶圓或絕緣體上硅(SOI)襯底。如果存在，SOI襯底通常由布置在處理晶圓上方并且通過埋氧層與處理晶圓分隔開的高品質(zhì)硅的有源層制成。在一些其他實(shí)施例中，半導(dǎo)體襯底也可以是藍(lán)寶石襯底、二元化合物襯底(例如，III-V族襯底)或具有或不具有形成在半導(dǎo)體襯底上方的額外的絕緣層或?qū)щ妼拥钠渌唠A化合物襯底(例如，AlGaAs)。在一些其他實(shí)施例中，襯底402可以是包括形成在平坦的襯底上方的凸起的鰭的有鰭的襯底。源極/漏極區(qū)域202和其間的溝道區(qū)域418形成在凸起的鰭內(nèi)。側(cè)壁間隔件416可以由諸如二氧化硅(SiO₂)、氮化硅(SiN)、碳化硅(SiC)、碳氮化硅(SiCN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)或它們的組合的介電材料形成。

圖5示出了對應(yīng)于步驟304的截面圖500的一些實(shí)施例。如截面圖500所示，層間介電(ILD)層404沉積在圖4的結(jié)構(gòu)上方，并且填充相鄰數(shù)對側(cè)壁間隔件的外邊緣之間的間隙。然后，執(zhí)行平坦化工藝，其后，去除犧牲多晶硅柵極(圖4的420a、420b，可能與柵極氧化物422一起)以形成第一凹槽410a和第二凹槽410b，將側(cè)壁間隔件416和ILD層404留在適當(dāng)?shù)奈恢谩?/p>

在一些實(shí)施例中，ILD層404可以是具有約3.9的介電常數(shù)的二氧化硅(SiO₂)層，而在一些其他實(shí)施例中，ILD層404可以是氮化硅或氮氧化硅。ILD層404還可以是具有小于3.9的介電常數(shù)的多孔或固體低k電介質(zhì)。在一些實(shí)施例中，在形成ILD層404之前，形成圍繞ILD層404的底面和側(cè)壁表面的蝕刻停止層414。蝕刻停止層414可以包括碳化硅或氮化硅。

圖6示出了對應(yīng)于步驟306的截面圖600的一些實(shí)施例。如截面圖600中所示，形成高k介電層406以覆蓋凹槽410的底面和側(cè)壁表面?？梢孕纬山饘贃艠O532a、532b，其包括沿著高k介電層406形成的阻擋層408和形成在凹槽410的剩余的間隔件內(nèi)的金屬層510。在一些實(shí)施例中，第一金屬柵極532a形成在第一凹槽410a內(nèi)以用于n溝道場效應(yīng)晶體管(n-FET)，并且第二金屬柵極532b形成在第二凹槽410b內(nèi)以用于p溝道場效應(yīng)晶體管(p-FET)。在一些實(shí)施例中，功函金屬層409形成在第二凹槽410b內(nèi)而不形成介于阻擋層408和高k介電層406之間的第一凹槽410a內(nèi)。在一些實(shí)施例中，金屬層510包括鎢(W)。功函金屬層409可以包括鈦(Ti)、鋁(Al)或氮化鈦(TiN)。然后，實(shí)施平坦化以使ILD層404、側(cè)壁間隔件416、高k介電層406、阻擋層408和金屬柵極532a、532b的上表面橫向?qū)?zhǔn)。在一些實(shí)施例中，平坦化可包括化學(xué)機(jī)械拋光(CMP)工藝。可以包括氧化材料和/或其他反應(yīng)產(chǎn)物的殘余薄膜602可能留在平坦化的頂面的頂部上。

圖7至圖9示出了對應(yīng)于步驟308的截面圖700、800和900的一些實(shí)施例，其中，實(shí)施第一蝕刻或第一系列蝕刻以減小高k介電層406和金屬柵極532a、532b的高度。

如圖7的截面圖700中所示，實(shí)施金屬突破蝕刻以去除殘余薄膜602并且暴露出金屬柵極532a、532b的上表面。

如圖8的截面圖800所示，功函金屬蝕刻可以具有與金屬突破蝕刻不同的蝕刻化學(xué)物或不同的蝕刻條件，實(shí)施功函金屬蝕刻以回蝕刻高k介電層406的上部以及阻擋層408、功函金屬層409和金屬層510的上部。

如圖9的截面圖900所示，實(shí)施高k蝕刻以選擇性地去除高k介電層406。在一些實(shí)施例中，高k蝕刻可以是具有與突破蝕刻700和/或功函金屬蝕刻800相同或不同的蝕刻化學(xué)物和/或相同或不同的蝕刻條件的干蝕刻。高k蝕刻之后是含氯氣的清洗工藝。可以施加一些高k蝕刻和清洗工藝循環(huán)，例如，5次或更多次以產(chǎn)生圖9中所示的結(jié)構(gòu)。作為實(shí)例，突破蝕刻700、功函金屬蝕刻800以及高k蝕刻900可以降低高k介電層406和金屬柵極532約50nm的高度h?？梢晕g刻高k介電層406和金屬柵極532以形成呈角度的上表面，但是沿著側(cè)壁間隔件416留下殘余物902(在某種程度上，可以稱為天線形狀的殘余物)。殘余物可以具有約11nm的高度d。

圖10示出了對應(yīng)于步驟310的截面圖1000的一些實(shí)施例。如截面圖1000所示，實(shí)施在某種程度上可以稱為漏斗蝕刻的第二蝕刻以形成側(cè)壁間隔件416的錐形上表面。隨著不斷接近金屬柵極532，側(cè)壁間隔件416的高度單調(diào)地減小。在一些實(shí)施例中，第二蝕刻包括物理蝕刻工藝，諸如憑借原子流、分子流或離子流指向結(jié)構(gòu)并且來自原子、分子或離子的沖擊力噴射結(jié)構(gòu)的材料的濺射工藝。用這樣的方法，可以將諸如氬(Ar)的具有較高的原子質(zhì)量的原子用作能量粒子以去除側(cè)壁間隔件416的頂部內(nèi)邊緣部分。作為實(shí)例，可以應(yīng)用室壓為約6毫托(mT)、流速為約200標(biāo)準(zhǔn)毫升/分鐘(sccm)以及偏壓為約200伏(V)的濺射蝕刻。在一些實(shí)施例中，離子流以非90度的入射角指向結(jié)構(gòu)(例如，非法向入射角)。原子流、分子流或離子流的入射角可以對應(yīng)于在側(cè)壁間隔件(416a)的頂部邊緣部與側(cè)壁間隔件(416b)的基本上豎直的側(cè)壁相接觸處的角度。因此，凹槽的上部區(qū)域比凹槽的下部區(qū)域?qū)挕?/p>

圖11至圖12示出了對應(yīng)于步驟312的截面圖1100、1200的一些實(shí)施例，實(shí)施第三系列蝕刻以去除高k介電材層406的殘余物并且平坦化金屬柵極532。

然后，如圖11的截面圖1100所示，實(shí)施高k蝕刻工藝以選擇性地去除高k介電層406的部分。因此，去除和/或減少天線形狀的高k殘余物。由于側(cè)壁間隔件416的錐形形狀允許高k蝕刻更好地去除殘余物，所以側(cè)壁間隔件416的錐形形狀有助于該工藝。

然后，如圖12的截面圖1200所示，選擇性蝕刻金屬柵極532，導(dǎo)致金屬柵極結(jié)構(gòu)具有與高k電介質(zhì)、阻擋層和功函金屬的上表面基本上相平的上表面。高k介電層406和金屬柵極532可以具有約47nm的高度h’。如果有，在錐形側(cè)壁間隔件416位于適當(dāng)?shù)奈恢脮r，可以去除剩余的金屬殘余物。在一些實(shí)施例中，高k介電層406和金屬柵極532具有共面的頂面。在其他實(shí)施例中，與第三系列蝕刻之前的殘余物的高度d相比，沿側(cè)壁間隔件416留下少得多的尖端殘余物，具有小于約6nm的高度d’。

圖13示出了對應(yīng)于步驟314的截面圖1300的一些實(shí)施例。如截面圖1300所示，硬掩模層150形成在平坦化的金屬柵極532和高k介電層406上。硬掩模層150在側(cè)壁間隔件416和ILD層404上方向上延伸,并且平坦化硬掩模層150以使ILD層404、側(cè)壁間隔件416和硬掩模層150的頂面橫向地對準(zhǔn)。

圖14至圖15示出了對應(yīng)于步驟316的截面圖1400、1500的一些實(shí)施例。如截面圖1400所示，第二ILD層1002形成在ILD層404、側(cè)壁間隔件416和硬掩模層150上方。如截面圖1500所示，為金屬柵極532形成接觸件1004并且為源極/漏極區(qū)域202形成接觸件1006。穿過形成在ILD層404、側(cè)壁間隔件416和硬掩模層150上方的第二ILD層1002形成接觸件1004、1006。

應(yīng)該理解，雖然在本文中通篇參考示例性的結(jié)構(gòu)來論述本文所述的方法的多個方面，但那些方法并不受所述相應(yīng)的結(jié)構(gòu)限制。反之，方法(和結(jié)構(gòu))被視為彼此獨(dú)立的且能夠獨(dú)立以及可以在不參考圖中所描述的任何具體方面的情況下實(shí)現(xiàn)。另外，可以以諸如旋涂、濺射、生長和/或沉積技術(shù)等的任何適合的方式來形成本文所述的層。

同樣地，基于閱讀和/或理解說明書和附圖，對于本領(lǐng)域技術(shù)人員而言可能發(fā)生等效地替換和/或修改。本文的公開內(nèi)容包括這樣的修改和替換并且因此通常不旨在限制。例如，雖然本文所提供的附圖示出和描述出具有具體的摻雜物類型，但將理解到正如本領(lǐng)域普通技術(shù)人員所理解地，可以利用可選地?fù)诫s物類型。

因此，本發(fā)明涉及一種結(jié)構(gòu)和一種用于形成具有場效應(yīng)器件的集成電路的方法。在初始回蝕刻金屬柵極和周圍的高k介電層之后，蝕刻沿著高k介電層設(shè)置的側(cè)壁間隔件以形成錐形上表面。因此，縱橫比減小并且通過接下來的蝕刻工藝可以更徹底地去除金屬柵極和高k介電層的殘余物。實(shí)現(xiàn)金屬柵極和高k層的更佳的輪廓(意味著更平坦)以防止柵極缺失和提高場效應(yīng)器件的產(chǎn)量和性能。

在一些實(shí)施例中，本發(fā)明涉及一種在襯底上方形成場效應(yīng)晶體管(FET)的方法。該方法包括：穿過層間介電(ILD)層沿著側(cè)壁間隔件形成凹槽并且形成高k介電層以覆蓋凹槽的底面和側(cè)壁表面。該方法還包括：在凹槽的未被高k介電層占據(jù)的剩余部分內(nèi)形成金屬柵極。該方法還包括：實(shí)施第一系列蝕刻以降低高k介電層和金屬柵極，沿著側(cè)壁間隔件留下高k介電層的殘余物。該方法還包括：實(shí)施第二蝕刻以形成側(cè)壁間隔件的錐形上表面，隨著不斷接近金屬柵極，側(cè)壁間隔件的高度單調(diào)地減小。該方法還包括：實(shí)施第三系列蝕刻以去除高K介電層的殘余物并且平坦化金屬柵極。

在上述方法中，其中，所述第二蝕刻包括物理蝕刻工藝。

在上述方法中，其中，所述第二蝕刻是使用氬(Ar)原子的濺射工藝。

在上述方法中，其中，所述金屬柵極由鎢(W)材料形成。

在上述方法中，其中，在實(shí)施所述第一系列的一個或多個蝕刻之前，所述ILD層、所述側(cè)壁間隔件、所述高k介電層和所述金屬柵極的上表面橫向地對準(zhǔn)。

在上述方法中，在所述第三系列的一個或多個蝕刻之后，還包括：在所述金屬柵極和所述高k介電層上形成硬掩模層，所述硬掩模層在所述側(cè)壁間隔件和所述ILD層上方向上延伸；以及實(shí)施平坦化，以使所述ILD層、所述側(cè)壁間隔件和所述硬掩模層的頂面橫向地對準(zhǔn)。

在上述方法中，其中，所述襯底是平坦襯底，至少一個鰭設(shè)置在所述平坦襯底上方。

在另一個實(shí)施例中，本發(fā)明涉及一種形成集成電路(IC)的方法。該方法包括：穿過位于襯底上方的層間介電(ILD)層形成對應(yīng)于n溝道場效應(yīng)晶體管(n-FET)的第一金屬柵極的第一凹槽和對應(yīng)于p溝道場效應(yīng)晶體管(p-FET)的第二金屬柵極的第二凹槽，第一凹槽和第二凹槽沿著側(cè)壁間隔件形成。該方法還包括：在第一凹槽和第二凹槽的底面上方和沿著側(cè)壁間隔件形成高k介電層，并且在第一凹槽和第二凹槽內(nèi)分別地形成第一金屬柵極和第二金屬柵極。該方法還包括：實(shí)施平坦化以使ILD層、側(cè)壁間隔件、高k介電層以及第一和第二金屬柵極的上表面共面。該方法還包括：實(shí)施濺射蝕刻以形成側(cè)壁間隔件的錐形上表面。該方法還包括：實(shí)施一系列蝕刻以降低高K介電層和金屬柵極。

在上述方法中，還包括：在分別位于所述高k介電層與所述第一金屬柵極之間和位于所述高k介電層與所述第二金屬柵極之間的所述第一凹槽和所述第二凹槽內(nèi)形成阻擋層；以及在所述阻擋層和所述高k介電層之間的所述第二凹槽內(nèi)而不在所述第一凹槽內(nèi)形成功函金屬層。

在上述方法中，還包括：在所述金屬柵極和所述高k介電層上形成硬掩模層，其中，所述硬掩模層的上表面與所述ILD層的上表面共面。

在上述方法中，其中，形成的所述高k介電層的底面與所述側(cè)壁間隔件的底面對準(zhǔn)。

在上述方法中，其中，所述金屬柵極包括鎢(W)。

在上述方法中，其中，所述襯底包括至少一個半導(dǎo)體鰭，并且所述第一金屬柵極和所述第二金屬柵極形成為圍繞所述鰭的頂面和側(cè)壁表面。

在又另一的實(shí)施例中，本發(fā)明涉及FinFET器件。FinFET器件包括設(shè)置在平坦的襯底上方的鰭和設(shè)置在襯底上方的層間介電(ILD)層，ILD層覆蓋鰭，包括設(shè)置在ILD層內(nèi)的第一凹槽和第二凹槽。FinFET器件還包括：沿凹槽的側(cè)壁設(shè)置的側(cè)壁間隔件。FinFET器件還包括：設(shè)置在第一凹槽內(nèi)的第一金屬柵極和設(shè)置第二凹槽內(nèi)的第二金屬柵極，第一金屬柵極和第二金屬柵極圍繞鰭的頂面和側(cè)壁表面。FinFET器件還包括：高k介電層，設(shè)置在側(cè)壁間隔件和金屬柵極之間并且橫跨金屬柵極的底面延伸。側(cè)壁間隔件的錐形上表面高于高k介電層的上表面，并且側(cè)壁間隔件的高度隨著不斷接近金屬柵極而單調(diào)地減小。

在上述FinFET器件中，其中，所述側(cè)壁間隔件和所述高k介電層具有豎直對準(zhǔn)的底面。

在上述FinFET器件中，進(jìn)一步包括：外延源極/漏極區(qū)域，設(shè)置在位于所述第一凹槽和所述第二凹槽旁邊的所述鰭內(nèi)。

在上述FinFET器件中，進(jìn)一步包括：阻擋層，設(shè)置在所述第一凹槽和所述第二凹槽內(nèi)，所述第一凹槽和所述第二凹槽分別位于所述高k介電層與所述第一金屬柵極之間和位于所述高k介電層與所述第二金屬柵極之間；以及功函金屬層，設(shè)置在所述阻擋層和所述高k介電層之間的所述第二凹槽內(nèi)而不在所述第一凹槽內(nèi)。

在上述FinFET器件中，進(jìn)一步包括：蝕刻停止層，圍繞所述ILD層的底面和側(cè)壁表面。

在上述FinFET器件中，進(jìn)一步包括：絕緣層，將所述平坦的襯底和所述鰭分隔開。

在上述FinFET器件中，其中，所述側(cè)壁間隔件包括SiO₂、SiN、SiC、SiCN、SiON、SiOCN或它們的組合。

上面概述了若干實(shí)施例的部件、使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實(shí)現(xiàn)與在此所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。