本發(fā)明屬于SOI工藝ESD保護(hù)設(shè)計(jì)技術(shù)領(lǐng)域，涉及一種基于PD-SOI(部分耗盡型SOI)工藝的高ESD耐受能力的輸出結(jié)構(gòu)。

背景技術(shù)：

SOI技術(shù)指的是在絕緣層上形成具有一定厚度的單晶半導(dǎo)體硅薄膜層的材料備制技術(shù)及在薄膜層上制造半導(dǎo)體器件的工藝技術(shù)。該技術(shù)可以實(shí)現(xiàn)完全的介質(zhì)隔離，與用P-N結(jié)隔離的體硅器件相比，具有無閂鎖、高速度、低功耗、集成度高、耐高溫、耐輻射等優(yōu)點(diǎn)。

根據(jù)SOI硅膜厚度可以將SOI器件分為厚膜器件和薄膜器件。對于厚膜SOI器件而言，當(dāng)SOI硅膜厚度大于兩倍的最大耗盡寬度時(shí)，被稱為部分耗盡器件；對于薄膜SOI器件而言，當(dāng)SOI硅膜厚度小于最大耗盡寬度時(shí)，被稱為全耗盡器件。

在SOI技術(shù)中，器件被制作在頂層很薄的硅膜中，器件與襯底之間由一層埋氧化層隔開。正是這種結(jié)構(gòu)使得SOI/MOS器件具有功耗低等眾多優(yōu)點(diǎn)，與傳統(tǒng)的體硅MOS工藝相比，更適合于高性能的ULSI和VLSI電路。其優(yōu)點(diǎn)主要包括：

1、無閂鎖效應(yīng)。SOI/MOS器件中由于介質(zhì)隔離結(jié)構(gòu)的存在，因此沒有到襯底的電流通道，閂鎖效應(yīng)的通路被切斷，并且各器件間在物理上和電學(xué)上相互隔離，改善了電路的可靠性。

2、結(jié)構(gòu)簡單，工藝簡單，集成密度高。SOI/MOS器件結(jié)構(gòu)簡單，不需要備制體硅CMOS電路的阱等復(fù)雜隔離工藝，器件最小間隔僅僅取決于光刻和刻蝕技術(shù)的限制，集成密度大幅提高。SOI/MOS器件還特別適合在同一芯片上集成高壓和低壓電路，因此具有很高的芯片面積利用率和性價(jià)比。

3、寄生電容小，工作速度快。體硅MOS器件的主要電容為管子源漏區(qū)以及源/漏擴(kuò)散區(qū)域和襯底之間的電容，其隨襯底的摻雜濃度增加而增加，這將增大電路的負(fù)載電容，影響電路的工作速度；在SOI/MOS器件中，由于埋氧化層的存在，源漏區(qū)和襯底無法形成P-N結(jié)，P-N結(jié)寄生電容消失，取而代之的是隱埋氧化層電容，該電容正比于電容材料的介電常數(shù)，其值遠(yuǎn)小于體硅中源漏區(qū)與襯底的P-N結(jié)寄生電容，并且不受等比例縮小的影響。

4、低功耗。SOI/MOS器件的功耗由靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分組成，SOI器件具有陡直的亞閾值斜率，接近理想水平，因此泄漏電流很小，靜態(tài)功耗很低；由于SOI/MOS器件具有比體硅器件更小的結(jié)電容和連線電容，因此同樣的工作速度下，動(dòng)態(tài)功耗也大大降低。

從ESD保護(hù)分析，由于SOI工藝MOS器件在埋氧化層上方形成的，與體硅相比，減小了器件的散熱體積，所以器件的ESD保護(hù)能力大大減弱，尤其是輸出NMOS管。

目前國際上對SOI工藝電路的ESD保護(hù)多采用兩種方式：1、利用柵控二極管進(jìn)行ESD保護(hù)，主要使用柵控二極管的正向?qū)ǖ奶匦浴?、采用動(dòng)態(tài)開啟的MOS管，主要使用MOS管和寄生柵控二極管同時(shí)導(dǎo)通。以上兩種方式很難滿足輸入/輸出端口多樣的需求。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明要解決的技術(shù)問題是克服現(xiàn)有的缺陷，提供一種基于PD-SOI工藝的高ESD耐受能力的輸出結(jié)構(gòu)，使用SOI工藝中普通的MOS管，在ESD到來時(shí)使用柵控二極管等ESD保護(hù)器件泄放電流，輸出NMOS管不易損傷，提高了電路的ESD保護(hù)的能力。

為了解決上述技術(shù)問題，本發(fā)明提供了如下的技術(shù)方案：

本發(fā)明基于PD-SOI工藝的高ESD耐受能力的輸出結(jié)構(gòu)，該輸出結(jié)構(gòu)包括第一NMOS管N1、第二NMOS管N2和PMOS管P1，當(dāng)輸出結(jié)構(gòu)用在輸出端口時(shí)，第一NMOS管N1的漏端和PMOS管P1的漏端與輸出端口相連，PMOS管P1的源端與電源相連，第一NMOS管N1的源端與第二NMOS管N2的漏端相連，第二NMOS管N2的源端與地相連，PMOS管P1、第一NMOS管N1和第二NMOS管N2的襯底分別與各自的源端相連，第一NMOS管N1和第二NMOS管N2的柵極相連并與PMOS管P1的柵極均通過前級驅(qū)動(dòng)偏置。

進(jìn)一步地，輸出端口包括第一柵控二極管D1、第二柵控二極管D2和輸出壓焊點(diǎn)，第一柵控二極管D1的負(fù)極與電源VDD相連，第一柵控二極管D1的正極、第二柵控二極管D2的負(fù)極、第一NMOS管N1的漏端、PMOS管P1的漏端和輸出壓焊點(diǎn)相連，第二柵控二極管D2的正極與地GND相連。

進(jìn)一步地，輸出結(jié)構(gòu)中第一NMOS管N1和第二NMOS管N2均為P型襯底NMOS管，該P(yáng)型襯底NMOS管包括poly柵、N+源擴(kuò)散區(qū)、N+漏擴(kuò)散區(qū)、P阱、二氧化硅隔離區(qū)、BOX埋氧化層和硅襯底，P阱位于N+源擴(kuò)散區(qū)和N+漏擴(kuò)散區(qū)之間，BOX埋氧化層位于硅襯底之上，N+源擴(kuò)散區(qū)、N+漏擴(kuò)散區(qū)、P阱、二氧化硅隔離區(qū)位于BOX埋氧化層之上，poly柵位于P阱之上，二氧化硅隔離區(qū)包圍N+源擴(kuò)散區(qū)和N+漏擴(kuò)散區(qū)。

本發(fā)明的有益效果：使用SOI工藝中普通的MOS管，在ESD到來時(shí)使用柵控二極管等ESD保護(hù)器件泄放電流，輸出NMOS管不易損傷；此結(jié)構(gòu)利用串聯(lián)NMOS管提高NMOS管整體的耐壓，來提高輸出的ESD耐受能力。

附圖說明

圖1為本發(fā)明的電路圖；

圖2為本發(fā)明的用于輸出端口電路圖；

圖3為本發(fā)明的用于輸出端口和GND之間的NMOS器件剖面圖。

具體實(shí)施方式

本發(fā)明所列舉的實(shí)施例，只是用于幫助理解本發(fā)明，不應(yīng)理解為對本發(fā)明保護(hù)范圍的限定，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明思想的前提下，還可以對本發(fā)明進(jìn)行改進(jìn)和修飾，這些改進(jìn)和修飾也落入本發(fā)明權(quán)利要求保護(hù)的范圍內(nèi)。

如圖1所示，基于PD-SOI工藝的高ESD耐受能力的輸出結(jié)構(gòu)，包括第一NMOS管N1、第二NMOS管N2和PMOS管P1，當(dāng)輸出結(jié)構(gòu)用在輸出端口3時(shí)，第一NMOS管N1的漏端8和PMOS管P1的漏端7通過半導(dǎo)體金屬鋁與輸出端口3相連，PMOS管P1的源端6通過半導(dǎo)體金屬鋁與電源1相連，第一NMOS管N1的源端9通過半導(dǎo)體金屬鋁與第二NMOS管N2的漏端10相連，第二NMOS管N2的源端11通過半導(dǎo)體金屬鋁與地2相連，PMOS管P1、第一NMOS管N1和第二NMOS管N2的襯底分別通過半導(dǎo)體金屬鋁與各自的源端相連，第一NMOS管N1和第二NMOS管N2的柵極5相連。

如圖2所示，輸出端口3包括第一柵控二極管D1、第二柵控二極管D2和輸出壓焊點(diǎn)20，第一柵控二極管D1的負(fù)極與電源VDD相連，第一柵控二極管D1的正極、第二柵控二極管D2的負(fù)極、第一NMOS管N1的漏端8、PMOS管P1的漏端7和輸出壓焊點(diǎn)20相連，第二柵控二極管D2的正極與地GND相連。當(dāng)?shù)诙趴囟O管D2用在輸出壓焊點(diǎn)20和地GND，第一柵控二極管D1用在輸出壓焊點(diǎn)20和電源VDD進(jìn)行ESD保護(hù)時(shí)，第一NMOS管N1的漏端8通過半導(dǎo)體金屬鋁連接輸出壓焊點(diǎn)20，PMOS管P1的漏極7通過半導(dǎo)體金屬鋁連接輸出壓焊點(diǎn)20，第一NMOS管N1的源端也通過半導(dǎo)體金屬鋁連接第二NMOS管N2的漏端，第二NMOS管N2的源端通過半導(dǎo)體金屬鋁連接地，第一NMOS管N1和第二NMOS管N2柵極連接前級驅(qū)動(dòng)電路19，并通過前級驅(qū)動(dòng)電路19偏置，PMOS管P1的柵極4也連接前級驅(qū)動(dòng)電路19。

如圖3所示，該輸出結(jié)構(gòu)中第一NMOS管N1和第二NMOS管N2均為P型襯底NMOS管，該P(yáng)型襯底NMOS管包括poly柵18、N+源擴(kuò)散區(qū)14、N+漏擴(kuò)散區(qū)15、P阱16、二氧化硅隔離區(qū)17、BOX埋氧化層13和硅襯底12，P阱16位于N+源擴(kuò)散區(qū)14和N+漏擴(kuò)散區(qū)15之間，BOX埋氧化層13位于硅襯底12之上，N+源擴(kuò)散區(qū)14、N+漏擴(kuò)散區(qū)15、P阱16、二氧化硅隔離區(qū)17位于BOX埋氧化層13之上，poly柵18位于P阱16之上，二氧化硅隔離區(qū)17包圍N+源擴(kuò)散區(qū)14和N+漏擴(kuò)散區(qū)15。

本發(fā)明的工作原理如下：首先，輸出壓焊點(diǎn)20電壓升高，ESD電流通過第一柵控二極管D1泄放電流，當(dāng)達(dá)到第二柵控二極管D2擊穿電壓時(shí)，第二柵控二極管D2擊穿，隨著ESD電流逐漸增大，輸出壓焊點(diǎn)20的電壓進(jìn)一步升高，由于第一NMOS管N1和第二NMOS管N2串聯(lián)，第一NMOS管N1的漏端對地2的擊穿電壓是單個(gè)NMOS管的兩倍，因而只要輸出壓焊點(diǎn)20的電壓小于NMOS管擊穿電壓的兩倍，輸出第一NMOS管N1和第二NMOS管N2，不會(huì)被擊穿，不會(huì)損傷，大大提高了輸出端口3的ESD能力。

本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)：使用SOI工藝中普通的NMOS管，在ESD到來時(shí)使用柵控二極管等ESD保護(hù)器件泄放電流，輸出NMOS管難以擊穿，因而不易損傷，提高了電路輸出的ESD保護(hù)的能力；此基于PD-SOI工藝的輸出結(jié)構(gòu)與傳統(tǒng)的SOI工藝輸出結(jié)構(gòu)相比，器件簡單，易于推廣，應(yīng)用范圍廣，如電源-地之間的內(nèi)部脆弱結(jié)構(gòu)、混合電壓兼容端口，可以有效提高集成電路的ESD耐受水平。