所公開的實施例涉及高級設(shè)備節(jié)點中電阻式存儲器(諸如磁阻隨機(jī)存取存儲器(MRAM))的集成。更具體而言，諸示例性方面涉及具有改進(jìn)的機(jī)械穩(wěn)定性和減小的寄生電容的電阻式存儲器的集成。

背景

磁阻隨機(jī)存取存儲器(MRAM)是使用磁性元件的非易失性存儲器技術(shù)。MRAM作為下一代存儲器技術(shù)正在得到普及，該技術(shù)用于要求低成本和高速度的眾多半導(dǎo)體設(shè)備應(yīng)用。若干類型的MRAM在本領(lǐng)域中是公知的，并且MRAM操作可使用慣用的各種各樣的MRAM的示例——自旋轉(zhuǎn)移矩MRAM(STT-MRAM)——來簡要說明。STT-MRAM使用當(dāng)穿過薄膜(自旋過濾器)時變?yōu)樽孕龢O化的電子。

圖1解說了常規(guī)的STT-MRAM位單元100。STT-MRAM位單元100包括磁性隧道結(jié)(MTJ)存儲元件105(也稱為“MTJ?！被蚝喎Q為“MTJ”)、晶體管101、位線102和字線103。MTJ 105例如由被絕緣隧穿阻擋層122分隔開的釘扎層124和自由層120形成，釘扎層124和自由層120中的每一者可保持磁矩或極化。在MTJ 105中可存在反鐵磁(AFM)層和蓋層(未示出)。AFM層被用于釘扎該釘扎層的磁矩。蓋層被用作MTJ與金屬互連之間的緩沖層。自由層的極化可通過在特定方向施加電流以使釘扎層和自由層的極性基本對準(zhǔn)或相反來反轉(zhuǎn)。通過MTJ的電路徑的電阻取決于釘扎層和自由層的極化的對準(zhǔn)而變化。如所知的，這種電阻變化可被用于編程和讀取STT-MRAM位單元100。STT-MRAM位單元100還包括電路元件、源線104、感測放大器108、讀/寫電路系統(tǒng)106和位線參考107。本領(lǐng)域技術(shù)人員將領(lǐng)會，STT-MRAM位單元100的操作和構(gòu)造是本領(lǐng)域已知的。

如從以上示例所見的，常規(guī)STT-MRAM位單元的制造涉及在電路板或半導(dǎo)體封裝上集成各種上述組件。更具體地，存儲器或存儲元件(例如，MTJ 105)可以與各種其他電路元件(本文一般稱為“邏輯元件”)集成，諸如無源組件、金屬導(dǎo)線、通孔、晶體管、邏輯門等。一般地，此種集成要求存儲器元件與邏輯元件之間的工藝兼容性。此領(lǐng)域中出現(xiàn)若干挑戰(zhàn)，尤其是隨著設(shè)備技術(shù)繼續(xù)向越來越小的設(shè)備大小進(jìn)步。

例如，在MRAM設(shè)備(諸如STT-MRAM位單元100)的制造期間，重要的是要確保各種組件的電容(C)以及各種組件和連接的電阻(R)被維持在低值。這對于減小交叉耦合和RC延遲值是重要的。

然而，高級設(shè)備節(jié)點處要求的用于集成密集金屬層級或金屬層的電介質(zhì)材料(常規(guī)上稱為層間介電(ILD)材料或金屬間介電(IMD)材料)可要求使用低K或極低K(ELK)介電材料以期降低寄生電容。降低介電常數(shù)常規(guī)上通過插入輕量級元素以降低硅-氧鍵密度來完成，這進(jìn)而在常規(guī)上與降級的機(jī)械穩(wěn)定性相關(guān)聯(lián)。

在MRAM設(shè)備的常規(guī)制造中使用了數(shù)種附加的化學(xué)機(jī)械拋光(CMP)工藝步驟。制造銅互連結(jié)構(gòu)之前的這些附加的CMP步驟要求高水平的機(jī)械穩(wěn)定性，這可能與使用低K或ELK介電材料不兼容。常規(guī)的辦法并未有效地平衡介電材料的K值對寄生電容和機(jī)械穩(wěn)定性的有沖突影響。進(jìn)一步，此類低K介電材料可以要求高溫(例如，400C)以供紫外線(UV)固化，這可以引起MRAM設(shè)備(諸如MTJ 100)的降級。

此外，使用邏輯工藝(諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)后端制程(BEOL)工藝)在高級邏輯節(jié)點(例如，28nm及以下)中集成MRAM器件引入了附加的挑戰(zhàn)。通孔常規(guī)上用于連接不同互連層之間的元件。毗鄰層之間的間隔(與通孔的垂直高度有關(guān))可以與MRAM元件(諸如MTJ 100)的間隔不同。最大通孔高度可能受到縱橫比規(guī)范的限制，而最小MTJ高度可能受到CMP容限的限制。由此，通孔高度和MTJ高度之間可能存在失配，這可以使得這些元件在共用器件上的集成受挫。

相應(yīng)地，本領(lǐng)域中存在對于避免用于MRAM器件的集成的前述常規(guī)辦法的需要。

概述

示例性實施例涉及高級設(shè)備節(jié)點中電阻式存儲器(諸如磁阻隨機(jī)存取存儲器(MRAM))的集成的系統(tǒng)和方法。更具體而言，諸示例性方面涉及具有改進(jìn)的機(jī)械穩(wěn)定性和減小的寄生電容的電阻式存儲器的集成。由此，在一些示例中，示例性電阻式存儲器元件與邏輯元件集成，其中IMD高K層配置成為該電阻式存儲器元件提供高剛性和機(jī)械穩(wěn)定性，并且低K IMD層為邏輯元件提供低寄生電容。

例如，一示例性方面涉及形成半導(dǎo)體器件的方法，該方法包括：在底部蓋層和頂部蓋層之間延伸的共用集成層中形成電阻式存儲器元件；在該共用集成層中形成邏輯元件，該邏輯元件在該底部蓋層和該頂部蓋層之間延伸；在該共用集成層中至少形成第一金屬間介電(IMD)層，該第一IMD層是高K值的并且至少包圍該電阻式存儲器元件；以及至少形成低K值的第二IMD層以減小該邏輯元件的電容。

另一示例性方面涉及一種形成半導(dǎo)體器件的方法，該方法包括：在低K值的中間金屬間介電(IMD)層中為邏輯元件和電阻式存儲器元件形成第一和第二通孔，在包括高K值的第一IMD層的共用集成層中形成該邏輯元件和該電阻式存儲器元件，其中該共用集成層形成在該中間IMD層上，并且其中該中間IMD層和該共用集成層的組合在該底部蓋層和該頂部蓋層之間延伸，以及在該中間IMD層和該共用集成層的組合中形成空氣間隙。

還有另一示例性方面涉及一種半導(dǎo)體器件，該半導(dǎo)體器件包括：形成在底部蓋層和頂部蓋層之間延伸的共用集成層中的電阻式存儲器元件；形成在該共用集成層中的邏輯元件，該邏輯元件在該底部蓋層和該頂部蓋層之間延伸；形成在該共用集成層中的至少第一金屬間介電(IMD)層，該第一IMD層是高K值的并且至少包圍該電阻式存儲器元件；以及至少低K值的第二IMD層，用以減小該邏輯元件的電容。

另一示例性方面涉及一種半導(dǎo)體器件，包括：

形成在低K值的中間金屬間介電(IMD)層中的用于邏輯元件和電阻式存儲器元件的第一和第二通孔，其中該邏輯元件和該電阻式存儲器元件在包括高K值的第一IMD層的共用集成層中形成，其中該共用集成層形成在該中間IMD層上，并且其中該中間IMD層和該共用集成層的組合在底部蓋層和頂部蓋層之間延伸，以及形成在該中間IMD層和該共用集成層的組合中的空氣間隙。

附圖簡要說明

給出附圖以幫助各種實施例的描述，并且提供這些附圖僅僅是為了解說實施例而非對其進(jìn)行限制。

圖1是具有MTJ存儲元件的常規(guī)MRAM電路的解說。

圖2A-E分別解說了用于形成第一示例性半導(dǎo)體器件200的示例性工藝步驟S200A-E及相關(guān)組件的橫截面視圖。

圖3A-H分別解說了用于形成第二示例性半導(dǎo)體器件300的示例性工藝步驟S300A-H及相關(guān)組件的橫截面視圖。

圖4A-G分別解說了用于形成第三示例性半導(dǎo)體器件400的示例性工藝步驟S400A-G及相關(guān)組件的橫截面視圖。

圖5A-K分別解說了用于形成第四示例性半導(dǎo)體器件500的示例性工藝步驟S500A-K及相關(guān)組件的橫截面視圖。

圖6解說了根據(jù)本公開的各方面的用于形成半導(dǎo)體器件的示例性過程的流程圖。

圖7解說了根據(jù)本公開的各方面的用于形成半導(dǎo)體器件的另一示例性過程的流程圖。

圖8解說了其中可以有益地采用示例性諸方面的無線設(shè)備的高級示圖。

詳細(xì)描述

在以下針對具體實施例的描述和相關(guān)附圖中公開了各種實施例的各方面?？梢栽O(shè)計出替換實施例而不會脫離本發(fā)明的范圍。另外，各種實施例的眾所周知的元素將不被詳細(xì)描述或?qū)⒈皇∪ヒ悦怃螞]各種實施例的相關(guān)細(xì)節(jié)。

措辭“示例性”在本文中用于表示“用作示例、實例或解說”。本文中描述為“示例性”的任何實施例不必被解釋為優(yōu)于或勝過其他實施例。同樣，術(shù)語“實施例”并不要求所有實施例都包括所討論的特征、優(yōu)點、或工作模式。

本文所使用的術(shù)語僅出于描述特定實施例的目的，而并不旨在限定各實施例。如本文所使用的，單數(shù)形式的“一”、“某”和“該”旨在也包括復(fù)數(shù)形式，除非上下文另有明確指示。還將理解，術(shù)語“包括”、“具有”、“包含”和/或“含有”在本文中使用時指明所陳述的特征、整數(shù)、步驟、操作、元素、和/或組件的存在，但并不排除一個或多個其他特征、整數(shù)、步驟、操作、元素、組件和/或其群組的存在或添加。此外，除非明確相反地指出，“一個或多個”被解釋為與“至少一者”同義。

在本描述中，諸如“頂部”和“上方”以及類似的“底部”和“下方”的術(shù)語被用于傳達(dá)諸示例性方面的眾多組件的相對位置和/或相對方向，其僅出于便于解釋及描述示例性特征的目的。由此，這些術(shù)語并不意指絕對要求或限定。例如，這些術(shù)語可以分別由更為一般的術(shù)語(諸如“第一側(cè)”/“第一方向”和“第二側(cè)”/“第二方向”)來代替，而不脫離這些解釋的范圍。

一般而言，去往存儲器元件的互連和觸點可以使用常規(guī)的金屬化工藝(指沉積金屬層的工藝)來形成，隨后金屬層被蝕刻和圖案化。隨后填充介電材料，諸如ILD或IMD。作為對比，可以使用鑲嵌工藝，鑲嵌工藝可以采取單鑲嵌或雙鑲嵌工藝的形式。在單鑲嵌工藝中，介電材料(諸如ILD/IMD)首先沉積在一層中，隨后創(chuàng)建圖案并在隨后填充金屬以供形成觸點或互連。在雙鑲嵌工藝中，一旦沉積電介質(zhì)，就在第一步驟中創(chuàng)建溝槽和/或通孔，以及在第二步驟中形成金屬連接。

在示例性方面，單鑲嵌工藝可以被用于形成與電阻式存儲器(諸如，MRAM/MTJ)的互連，這與雙鑲嵌工藝相反。示例性方面涉及使用單鑲嵌工藝的MRAM器件與邏輯元件的集成，這避免了先前所討論的常規(guī)集成嘗試中所看到的前述增加電容、降低機(jī)械穩(wěn)定性、通孔和MTJ高度失配等缺點。

更具體而言，在示例性方面，單鑲嵌工藝可以被用于將通孔形成為共用層中與電阻式存儲器器件集成的邏輯集成的一部分。在示例性方面，單獨的介電層可以被用于包圍電阻式存儲器器件和邏輯器件。由此，通過恰適地使用不同介電材料以及在一些情形中恰適地使用一個或多個空氣間隙，并不損害機(jī)械穩(wěn)定性并且能夠保持較低的電容。進(jìn)一步，將理解，雖然本文中的描述聚焦于MRAN或MTJ作為電阻式存儲器器件的示例，將會理解，示例性方面可以延展到集成任何電阻式存儲器器件和邏輯元件，而不脫離本公開的范圍。

相應(yīng)地，示例性方面涉及電阻式存儲器器件與邏輯元件的集成，這與具有極小和日益縮小尺寸(例如，20nm、16nm、10nm等等)的未來設(shè)備技術(shù)兼容。然而，將理解，示例性實施例不被解釋為限定于當(dāng)前或?qū)淼娜魏翁囟ㄔO(shè)備技術(shù)，但另一方面，各實施例表示了用于包括MRAM集成的集成電路或半導(dǎo)體設(shè)備中的空間和面積的改進(jìn)利用的高效解決方案。由此，所描述的實施例可涉及MRAM集成層中可用的最大高度僅足以容適MTJ元件的高度的設(shè)備技術(shù)。由此，邏輯元件(諸如包括MRAM元件的公用MRAM集成層中的通孔)的高度將至多等于這些方面中MTJ元件的高度。

現(xiàn)在將參照圖2A-E來描述第一實施例，圖2A-E分別解說了用于形成包括MRAM和邏輯元件的示例性半導(dǎo)體器件200的示例性工藝步驟S200A-E及其相關(guān)組件的橫截面視圖。在該第一實施例中，單鑲嵌通孔層級在具有高K電介質(zhì)(例如，SiO₂、無孔有機(jī)硅酸鹽玻璃(OSG)等)的共用層中與MTJ集成，其結(jié)合形成在共用層之上的層中的低K電介質(zhì)中的單鑲嵌導(dǎo)線或互連層級達(dá)成高剛性和機(jī)械穩(wěn)定性。高K電介質(zhì)與低K電介質(zhì)相比提供了更高的剛性和機(jī)械穩(wěn)定性。

相應(yīng)地，參照圖2A，解說了步驟200A，即包括MRAM和邏輯集成的半導(dǎo)體器件200的初始示圖。一般而言，半導(dǎo)體器件200的組件在左側(cè)的“邏輯”側(cè)和右側(cè)的“MRAM”側(cè)下被分開示出。邏輯側(cè)在未在該圖中示出的半導(dǎo)體器件以外涉及電路元件和組件(代表性地由通孔和/或金屬線形成)，并且可被統(tǒng)稱為“邏輯元件”。另一方面，MRAM側(cè)包括MTJ 202和用于形成去往MTJ的觸點的相關(guān)組件，并且可被統(tǒng)稱為“MRAM元件”。示例性方面包括與邏輯元件形成相兼容的MRAM元件的集成。

更詳細(xì)而言，MTJ 202可包括共用IMD層208c中的硬掩模(HM)204和保護(hù)性側(cè)蓋206，但將理解，HM 204和側(cè)蓋206是在一些示例性實施例中不需要存在的任選的特征。一個或多個蓋層210將共用IMD層208c與底部IMD層208b分開。底部IMD層308b包括邏輯側(cè)的底部金屬線216bl和MRAM側(cè)的底部金屬線216bm。底部金屬線216bl和216bm示例性地由銅(Cu)制成。MTJ 202耦合至被示為形成在蓋層210中的一個蓋層內(nèi)的底部電極(BE)212，并且通過形成在蓋層210中的另一個蓋層內(nèi)的BE觸點214耦合至底部金屬線216bm。

簡言之，步驟S200A涉及形成底部IMD層208b(或IMD1)，蝕刻并金屬化以形成底部金屬線216bl和216bm，沉積一個或多個蓋層210，蝕刻這一個或多個蓋層以形成BE觸點214和BE 212，以及沉積MTJ 202的層(例如，釘扎層、阻擋層和自由層)，以及形成HM 204。MTJ 202隨后被圖案化，并且在鈍化和氧化之后添加側(cè)蓋206。隨后沉積共用IMD層208c(或IMD2)，其中共用IMD層208c具有高K以及所要求的剛性以供提供具有高機(jī)械穩(wěn)定性的MTJ 202。將注意到，邏輯元件(諸如，互連、導(dǎo)線、通孔等)可以要求較低K電介質(zhì)從而使得寄生電容最小化，但是此類低K電介質(zhì)不會影響通孔的穩(wěn)定性。謹(jǐn)記此點，現(xiàn)在將解釋隨后的步驟。

移至圖2B，解說了步驟S200B，其中圖案化并蝕刻了用于通孔的孔洞218。在圖2C，即步驟S200C中，在孔洞218中執(zhí)行阻擋金屬或銅填充以形成通孔219。附加地，在該步驟中，平坦化工藝或化學(xué)機(jī)械拋光(CMP)工藝被用來暴露MTJ 202的頂面221，或者確切而言，暴露HM 204的頂面221。

在圖2D，即步驟S200D中，介電蓋層220被沉積作為共用IMD層208c上方的蝕刻停止層(ESL)。介電蓋層220可包括碳(C)摻雜氮化硅或氧化硅或者其他介電材料，從而介電蓋層220可以充當(dāng)蝕刻停止層而不顯著增加半導(dǎo)體器件200的最終結(jié)構(gòu)的總體有效介電常數(shù)。隨后，圖2E，即步驟S200E，包括填充蓋層220上的頂部IMD層208t。頂部IMD層208t(或IMD3)由低K介電材料形成。在頂部IMD層208t中，形成了邏輯側(cè)上的頂部金屬線230tl(或“頂部金屬線觸點”)和MRAM側(cè)上的頂部金屬線230tm。頂部金屬線230tl與通孔219接觸，而頂部金屬線230tm接觸HM 204。這種形成互連的方式是單鑲嵌工藝。因為這些包括頂部金屬線230tl和230tm的互連形成在低K頂部IMD層208t中，所以寄生電容很低。用這種方式，在第一實施例中達(dá)成了低K頂部IMD層208t中的低電容和高K共用IMD層208c中的高機(jī)械穩(wěn)定性二者，這避免了常規(guī)MRAM集成的前述缺點。

現(xiàn)在將參照圖3A-H來描述第二實施例，圖3A-H分別解說了用于形成包括MRAM和邏輯元件的示例性半導(dǎo)體器件300的示例性工藝步驟S300A-H及其相關(guān)組件的橫截面視圖。與第一實施例中將高K和低K電介質(zhì)劃分成單獨的層不同，第二實施例包括涉及在相同層中的兩種或更多種電介質(zhì)填充的諸方面，其中高K介電材料填充MRAM側(cè)而低K介電材料填充邏輯側(cè)。由此，在該實施例中，再一次，單鑲嵌通孔形成被用來在與MTJ的共用層中形成通孔，該共用層具有包圍MTJ的高K電介質(zhì)。該高K電介質(zhì)在CMP工藝之后在MTJ或MRAM側(cè)之外被移除，并在邏輯側(cè)用低K介電材料代替。

更具體而言，圖3A示出了步驟S300A，其類似于圖2A的步驟S200A。步驟S300A包括形成底部IMD層308b(或IMD1)，蝕刻并金屬化以形成底部金屬線316bl和316bm，沉積一個或多個蓋層310，蝕刻這一個或多個蓋層以形成BE觸點314和BE 312，沉積MTJ 302的層(例如，釘扎層、阻擋層和自由層)，以及形成HM 204。MTJ 302隨后被圖案化，并且在鈍化和氧化之后添加側(cè)蓋306。隨后沉積MRAM IMD層308m(或IMD2)，其中MRAM IMD層308m是高K以及高剛性的，這為MTJ 302提供了更高的機(jī)械穩(wěn)定性。

移至圖3B，解說了步驟S300B，其中化學(xué)機(jī)械拋光(CMP)被用來暴露MTJ 302的頂面，或者確切而言，HM 304的頂面。

在圖3C，即步驟S300C中，使用掩模320來執(zhí)行光刻從而保護(hù)MRAM IMD層308m，以及還在邏輯側(cè)中用IMD2材料創(chuàng)建了一些虛設(shè)區(qū)域。圖案或區(qū)域322在該步驟中的光刻期間暴露。

在圖3D，即步驟S300D中，IMD2材料被選擇性地從包括MTJ 302的MRAM側(cè)外部的區(qū)域移除，同時保留在MRAM側(cè)中的MRAM IMD層308m和邏輯側(cè)中的虛設(shè)IMD2元件324。

在圖3E，即步驟S300E中，在該晶片上沉積了低K介電材料(IMD4)，稱之為邏輯IMD層308l。在圖3F，即步驟S300F中，邏輯IMD層308l被向下平坦化到虛設(shè)IMD2元件324的高度和MTJ 302的高度。在該步驟中執(zhí)行CMP或者作為替代可以使用旋涂式材料回蝕工藝，來從虛設(shè)IMD2元件324的頂部移除過多的IMD4材料，如圖3F，即步驟S300F中所示。

在圖3G，即步驟S300G中，邏輯IMD層308l被圖案化，并且通孔328被形成以連接至邏輯側(cè)上的底部金屬線316bl。

在圖3H，即步驟S300H中，蓋層或ESL 332沉積在邏輯IMD層308l和MRAM IMD層308m的頂上。頂部IMD層308t(或IMD3)在蓋層332的頂上用低K介電材料形成。在頂部IMD層308t中，形成了邏輯側(cè)上的頂部金屬線330tl(或“頂部金屬線觸點”)和MRAM側(cè)上的頂部金屬線330tm。頂部金屬線230tl與通孔328接觸，而頂部金屬線230tm接觸HM 304。這種形成互連的方式還是單鑲嵌工藝。因為這些包括頂部金屬線230tl和230tm的互連形成在低K頂部IMD層208t中，所以寄生電容很低。寄生電容由于低K邏輯IMD層308l而即使對于通孔328也進(jìn)一步降低。在第二實施例中用這種方式達(dá)成了低K邏輯IMD層308l和頂部IMD層308t中的低電容，以及高K MRAM IMD層308m中的高機(jī)械穩(wěn)定性二者。

現(xiàn)在行進(jìn)到第三實施例，現(xiàn)在將參照圖4A-4G來描述使用至少一個空氣間隙來促成對低電容和高機(jī)械穩(wěn)定性(必需的)的要求，圖4A-G分別解說了用于形成包括MRAM和邏輯元件的示例性半導(dǎo)體器件400的示例性過程步驟S400A-G及其相關(guān)組件。將注意到涉及步驟S400A-E的圖4A-E在某些方面類似于具有步驟S200A-E的圖2A-E，并且由此出于簡要的目的，參照圖4A-E的這些步驟的描述將會被精簡。在第三實施例中，單鑲嵌工藝被用于互連或?qū)Ь€層級，其中低K電介質(zhì)被使用并與空氣間隙的放置相結(jié)合?？諝忾g隙降低了電容并避免了對于高溫紫外線(UV)固化的需要。本領(lǐng)域技術(shù)人員將理解所公開的各方面也可應(yīng)用于使用雙鑲嵌工藝形成的互連或?qū)Ь€層級。

圖4A解說了步驟S400A中形成的半導(dǎo)體器件400的初始視圖，其中MTJ402包括硬掩模(HM)404，并且保護(hù)性側(cè)蓋406形成在公用IMD層408c(IMD2)中，其中一個或多個蓋層410將共用IMD層408c與底部IMD層408b(IMD1)分開。底部IMD層408b包括邏輯側(cè)上的底部金屬線416bl和MRAM側(cè)上的底部金屬線416bm。底部金屬線416bl和416bm示例性地由銅(Cu)制成。MTJ 402耦合至被示為形成在蓋層410中的一個蓋層內(nèi)的底部電極(BE)412，并且通過形成在蓋層410中的另一個蓋層內(nèi)的BE觸點414耦合至底部金屬線416bm。在形成MTJ 402之后，隨后沉積共用IMD層208c，其中共用IMD層208c是高K以及高剛性的，這提供了具有更高機(jī)械穩(wěn)定性的MTJ 402。

移至圖4B，解說了步驟S400B，其中圖案化并蝕刻了用于通孔的孔洞418。在圖4C，即步驟S400C中，在孔洞418中執(zhí)行阻擋金屬或銅填充以形成通孔419。附加地，在該步驟中，平坦化工藝或化學(xué)機(jī)械拋光(CMP)工藝被用來暴露MTJ 202的頂面421，或者確切而言，暴露HM 204的頂面421。

在圖4D，即步驟S400D中，沉積電解質(zhì)蓋層420作為共用IMD層408c上方的蝕刻停止層(ESL)。

隨后，圖4E，即步驟S400E，包括填充蓋層420上的頂部IMD層408t。頂部IMD層408t(或IMD3)形成自低K介電材料。然而，脫離圖2E，即步驟S200E的諸方面，頂部IMD層408t是虛設(shè)IMD層，其被用于形成金屬觸點。在隨后的步驟中，將會描述用于形成該虛設(shè)頂部IMD層408t的至少一個空氣間隙的各方面。繼續(xù)參照圖4E，再一次，邏輯側(cè)上的頂部金屬線230tl(或者“頂部金屬線觸點”)以及MRAM側(cè)上的頂部金屬線230tm是用單鑲嵌工藝形成在虛設(shè)頂部IMD層408t中的，其中頂部金屬線230tl與通孔219接觸，而頂部金屬線230tm接觸HM 204。

在圖4F，即步驟S400F中，在頂部IMD層408t中創(chuàng)建了一個或多個空氣間隙432，其中，如所示出的，這些空氣間隙432也可以侵占共用IMD層408c?？諝忾g隙432可以使用附加掩模來形成，并且它們用以進(jìn)一步降低虛設(shè)頂部IMD層408t的有效K值以及共用IMD層408c的有效K值，而不在MRAM形成期間損害MTJ 402周圍的機(jī)械穩(wěn)定性。如所示出的，另一蓋層434可以形成在空氣間隙432和虛設(shè)頂部IMD層408t的頂上。

在圖4G，即步驟S400G中，解說了對于圖4F的步驟S400F的替換步驟，其中空氣間隙436的形成一直延伸通過虛設(shè)頂部IMD層408t和共用IMD層408c。如所示出的，空氣間隙436可以延伸到蓋層420，其形成在圖4D的步驟S400D中討論。

空氣間隙434和436(取決于在步驟S400F和S400G中選擇了哪個實現(xiàn))有效地降低了半導(dǎo)體器件400的電容，但是因為包括高K共用IMD層408c的IMD層被保留在MTJ 400周圍，所以未損害機(jī)械穩(wěn)定性。

現(xiàn)在參照圖5A-L，將描述第四實施例，其中MRAM集成通過一個或多個附加IMD層和蓋層而與包括底部金屬觸點的底部IMD層分開。第四實施例的各方面允許附加空間以供MRAM集成，以及改進(jìn)機(jī)械穩(wěn)定性以及減小高級設(shè)備節(jié)點處的電容。在該實施例中，單鑲嵌通孔層級被用于低K電介質(zhì)中的通孔形成，其中單鑲嵌工藝還可以被用于形成MTJ的底部電極。

由此，在圖5A，即步驟S500A中，解說了用于形成包括MRAM和邏輯元件的半導(dǎo)體器件500的初始步驟。如所示出的，底部IMD層508b(IMD1)是用邏輯側(cè)上的底部金屬線516bl和MRAM側(cè)上的516bm形成的。底部金屬線516bl和516bm示例性地由銅(Cu)制成。蓋層551可以形成在底部IMD層508b的頂部，并且中間IMD層508i(IMD2)沉積在蓋層551的頂部。中間IMD層508i可以是低K的，例如，如在先前實施例中在該邏輯側(cè)上所使用的那樣，以及中間IMD層508i的厚度可例如對應(yīng)于通孔的高度。薄蓋層550(例如，5-10nm，由SiO₂或SIC或其他合適的介電材料形成)沉積在低K中間IMD層508i上。

在圖5B，即步驟S500B中，例如，自單鑲嵌工藝形成分別在邏輯側(cè)和MRAM側(cè)上的第一和第二通孔，諸如邏輯通孔518和MRAM通孔518m。CMP被執(zhí)行，其停止在蓋層550上并分別暴露了邏輯通孔418l和MRAM通孔418m。

在圖5C，即步驟S500C中，在蓋層550和邏輯通孔及MRAM通孔418l和418m的頂上添加表面制備層552。表面制備層552可以例如由TaN形成，并且可以在表面制備層552的頂部上執(zhí)行輕CMP工藝以創(chuàng)建超光滑頂部表面(例如，具有小于5A的表面粗糙度)。

在圖5D，即步驟S500D中，在表面制備層552的頂上進(jìn)行MTJ 502的沉積，其中圖案化MTJ 502可以停止在MTJ堆棧502內(nèi)或者表面制備層552的超光滑頂部內(nèi)。在圖5E，即步驟S500E中，側(cè)壁506形成在MTJ 502周圍，該側(cè)壁506充當(dāng)電介質(zhì)分隔器，并且可以通過共形沉積隨后進(jìn)行定向蝕刻來形成。在圖5F，即步驟S500F中，任何剩余的導(dǎo)電層(可能包括表面制備層522)被蝕刻以僅留下MTJ 502下方的區(qū)段512。在圖5G中，還蝕刻了蓋層550(例如，使用短稀釋氟化氫(DHF)蝕刻或溫和干法蝕刻)，并且區(qū)段514被保留在區(qū)段512之下。

在圖5H，即步驟S500H中，足夠剛性以提供所要求的結(jié)構(gòu)支撐的共用IMD層508c(IMD3)被沉積并且被向下平坦化到MTJ 502的頂部上的地帶。

在圖5I，即步驟S500I中，使用單鑲嵌工藝在邏輯側(cè)上的共用IMD層508c中形成共用金屬線530tl。

在圖5J，即步驟S500J中，類似于第三實施例，例如使用額外的掩模創(chuàng)建空氣間隙532?？諝忾g隙532減小了半導(dǎo)體器件500的有效K值或電容。蓋層534可以形成在空氣間隙532和共用IMD層508c的頂上。相應(yīng)地，可以看出中間IMD層508i和共用IMD層508c的組合在底部蓋層551和頂部蓋層534之間延伸。

在圖5K，即步驟S500K中，該過程行進(jìn)到形成次高層級互連。例如，頂部IMD層508t(IMD4)可以形成在蓋層534的頂上，并且可以形成分別在邏輯側(cè)和MRAM側(cè)上的頂部金屬層560tl和560tm，隨之使用例如雙鑲嵌工藝在頂部IMD層508t中形成對應(yīng)通孔。用這種方式，在第四實施例中，包括MTJ502的共用層以及共用金屬線530cl可包括空氣間隙532，并且由此具有低電容以及高機(jī)械穩(wěn)定性。

這種形成互連的方式是單鑲嵌工藝。因為這些包括頂部金屬線230tl和230tm的互連形成在低K頂部IMD層208t中，所以寄生電容很低。用這種方式，在第一實施例中達(dá)成了低K頂部IMD層208t中的低電容和高K共用IMD層208c中的高機(jī)械穩(wěn)定性二者，這避免了常規(guī)MRAM集成的前述缺點。

將領(lǐng)會，各實施例包括用于執(zhí)行本文所公開的過程、功能和/或算法的各種方法。例如，如圖6所解說的，一實施例可包括一種形成半導(dǎo)體器件(例如，200、300、400)的方法，該方法包括：在于底部蓋層(例如，210、310、410)和頂部蓋層(例如，220、322、420)之間延伸的共用集成層(例如，208c、308c、408c)中形成電阻式存儲器元件(例如，202、302、402)—框602；在該共用集成層中形成邏輯元件(例如，219、324、419)，該邏輯元件在底部蓋層和頂部蓋層之間延伸—框604；在共用集成層中至少形成第一金屬間介電(IMD)層(例如，IMD2)，該第一IMD層是高K值的并且至少包圍電阻式存儲器元件—框606；以及至少形成低K值的第二IMD層(例如，IMD3、IMD4)以減小邏輯元件的電容—框608。

類似地，在另一示例中，如圖7中所解說的，一實施例可包括一種形成半導(dǎo)體器件的方法(500)，該方法包括：在低K值的中間金屬間介電(IMD)層(例如，508i)中為邏輯元件(例如，530cl)和電阻式存儲器元件(例如，502)形成第一和第二通孔(例如，518l和518m)—框702；在包括高K值的第一IMD層的共用集成層(例如，508c)中形成邏輯元件和電阻式存儲器元件，其中該共用集成層形成在該中間IMD層上，并且其中中間IMD層和共用集成層的組合在底部蓋層(例如，551)和頂部蓋層(例如，534)之間延伸—框704；以及在中間IMD層和共用集成層的組合中形成空氣間隙(例如，532)—框706。

參照圖8，描繪了根據(jù)所描繪的示例性各方面配置的無線設(shè)備800的特定解說性方面的框圖。無線設(shè)備800包括耦合到存儲器832的處理器864。雖然圖8示出了存儲器832包括半導(dǎo)體器件200作為一個示例，將理解存儲器832和/或處理器864中的存儲器元件可包括一個或多個半導(dǎo)體器件，諸如根據(jù)示例性諸方面配置的半導(dǎo)體器件200、300、400或500。圖8還示出耦合到處理器864以及耦合到顯示器828的顯示器控制器826。編碼器/解碼器(CODEC)834(例如音頻和/或語音CODEC)可被耦合至處理器864。還解說了其它組件，諸如無線控制器840(其可包括調(diào)制解調(diào)器)。揚聲器836和話筒838可耦合至CODEC 834。圖8還指示了無線控制器840可耦合至無線天線842。在特定方面，處理器864、顯示器控制器826、存儲器832、CODEC 834以及無線控制器840被包括在系統(tǒng)級封裝或片上系統(tǒng)設(shè)備822中。

在特定方面，輸入設(shè)備830和電源844被耦合至片上系統(tǒng)設(shè)備822。此外，在特定方面，如圖8中所解說的，顯示器828、輸入設(shè)備830、揚聲器836、話筒838、無線天線842和電源844在片上系統(tǒng)設(shè)備822的外部。然而，顯示器828、輸入設(shè)備830、揚聲器836、話筒838、無線天線842和電源844中的每一者可被耦合至片上系統(tǒng)設(shè)備822的組件，諸如接口或控制器。

應(yīng)當(dāng)注意到，盡管圖8描繪了無線通信設(shè)備，但處理器864和存儲器832也可集成到機(jī)頂盒、音樂播放器、視頻播放器、娛樂單元、導(dǎo)航設(shè)備、個人數(shù)字助理(PDA)、固定位置的數(shù)據(jù)單元、移動電話、智能電話或計算機(jī)和/或半導(dǎo)體管芯中。

本領(lǐng)域技術(shù)人員將領(lǐng)會，信息和信號可使用各種不同技術(shù)和技藝中的任何一種來表示。例如，以上描述通篇引述的數(shù)據(jù)、指令、命令、信息、信號、位(比特)、碼元、和碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光學(xué)粒子、或其任何組合來表示。

此外，本領(lǐng)域技術(shù)人員將領(lǐng)會，結(jié)合此處所公開的各實施例描述的各種說明性邏輯框、模塊、電路和算法步驟可被實現(xiàn)為電子硬件、計算機(jī)軟件、或兩者的組合。為清楚地解說硬件與軟件的這一可互換性，各種解說性組件、塊、模塊、電路、以及步驟在上面是以其功能性的形式作一般化描述的。此類功能性是被實現(xiàn)為硬件還是軟件取決于具體應(yīng)用和施加于整體系統(tǒng)的設(shè)計約束。技術(shù)人員可針對每種特定應(yīng)用以不同方式來實現(xiàn)所描述的功能性，但此類實現(xiàn)決策不應(yīng)被解讀為致使脫離本發(fā)明的范圍。

結(jié)合本文公開的各實施例描述的方法、序列和/或算法可直接在硬件中、在由處理器執(zhí)行的軟件模塊中、或在這兩者的組合中體現(xiàn)。軟件模塊可駐留在RAM存儲器、閃存、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可移動盤、CD-ROM或者本領(lǐng)域中所知的任何其他形式的存儲介質(zhì)中。示例性存儲介質(zhì)耦合到處理器以使得該處理器能從/向該存儲介質(zhì)讀寫信息。在替換方案中，存儲介質(zhì)可以被整合到處理器。

相應(yīng)地，本發(fā)明的實施例可包括具有減小的電容和高機(jī)械穩(wěn)定性的實施用于電阻式存儲器器件與邏輯元件集成的方法的計算機(jī)可讀介質(zhì)。因此，本發(fā)明并不限于所解說的示例且任何用于執(zhí)行本文所描述的功能性的手段均被包括在本發(fā)明的實施例中。

盡管上述公開示出了本發(fā)明的解說性實施例，但是應(yīng)當(dāng)注意到，在其中可作出各種變更和修改而不會脫離如所附權(quán)利要求定義的本發(fā)明的范圍。根據(jù)本文中所描述的本發(fā)明實施例的方法權(quán)利要求的功能、步驟和/或動作不必按任何特定次序來執(zhí)行。此外，盡管本發(fā)明的要素可能是以單數(shù)來描述或主張權(quán)利的，但是復(fù)數(shù)也是已料想了的，除非顯式地聲明了限定于單數(shù)。