1.一種電路，所述電路包括：
電子部件封裝，所述電子部件封裝包括至少第一引線；
處于所述電子部件封裝中的III-N裝置，所述III-N裝置包括漏極、柵極和源極，所述源極被耦合到所述第一引線；
所述柵極驅(qū)動器包括第一端子和第二端子，所述第一端子被耦合到所述第一引線；以及
鐵氧體磁珠，所述鐵氧體磁珠耦合在所述III-N晶體管的所述柵極與所述柵極驅(qū)動器的所述第二端子之間。
2.如權(quán)利要求1所述的電路，其中所述柵極驅(qū)動器的所述第二端子、所述鐵氧體磁珠、所述III-N裝置、所述第一引線以及所述第一端子形成柵極環(huán)路；并且其中所述第一引線具有寄生電感，并且所述鐵氧體磁珠被配置來減少所述柵極環(huán)路中的因所述寄生電感而造成的振蕩和電磁干擾。
3.如權(quán)利要求1所述的電路，其中所述III-N裝置和所述電子部件封裝形成低側(cè)開關(guān)，并且所述第一引線耦合到接地節(jié)點，所述電路還包括耦合在所述III-N裝置的所述漏極與高電壓節(jié)點之間的高側(cè)開關(guān)，所述高側(cè)開關(guān)包括耦合到所述柵極驅(qū)動器的第三端子的高側(cè)柵極。
4.如權(quán)利要求3所述的電路，其中所述柵極驅(qū)動器被配置來將低側(cè)控制信號相對于所述第一端子施加給所述第二端子，并且將高側(cè)控制信號相對于所述柵極驅(qū)動器的第四端子施加給所述第三端子，所述第四端子耦合到所述高側(cè)開關(guān)的高側(cè)源極。
5.如權(quán)利要求3所述的電路，所述電路包括：
處理器，所述處理器被耦合到所述柵極驅(qū)動器和至少一個其他柵極驅(qū)動器；以及存儲器，所述存儲器存儲可執(zhí)行指令，所述可執(zhí)行指令在由所述處理器執(zhí)行時，致使所述處理器控制所述柵極驅(qū)動器和所述其他柵極驅(qū)動器以使所述電路作為半橋進行操作。
6.如權(quán)利要求3所述的電路，其中在所述高電壓節(jié)點處的相對于所述接地節(jié)點的電壓約為400V或更高。
7.如權(quán)利要求6所述的電路，其中所述柵極驅(qū)動器被配置來將控制信號相對于所述第一端子施加給所述第二端子，所述控制信號具有處于30kHz與10MHz之間的頻率。
8.如權(quán)利要求3所述的電路，其進一步包括耦合在所述高側(cè)柵極與所述柵極驅(qū)動器的所述第三端子之間的第二鐵氧體磁珠。
9.如權(quán)利要求1所述的電路，其中所述柵極驅(qū)動器被配置來將控制信號相對于所述第一端子施加給所述第二端子，所述控制信號具有處于30kHz與10MHz之間的頻率。
10.如權(quán)利要求1所述的電路，其中所述III-N裝置是增強型晶體管。
11.如權(quán)利要求1所述的電路，其中所述III-N裝置是包括耗盡型III-N晶體管和增強型硅晶體管的混合裝置。
12.如權(quán)利要求1所述的電路，其中所述鐵氧體磁珠形成被配置來阻礙具有高于100MHz頻率的電磁干擾的無源低通濾波器。
13.如權(quán)利要求1所述的電路，其中所述電子部件封裝還進一步包括第二引線，所述第二引線被耦合到所述源極并耦合到接地節(jié)點，并且所述第一引線電連接到所述柵極驅(qū)動器的所述第一端子。
14.一種電路，所述電路包括：
柵極驅(qū)動器，所述包括第一高側(cè)輸出端子和第二高側(cè)輸出端子以及第一低側(cè)輸出端子和第二低側(cè)輸出端子；
高側(cè)III-N裝置，所述高側(cè)III-N裝置包括：
高側(cè)柵極，所述高側(cè)柵極被耦合到所述柵極驅(qū)動器的所述第一高側(cè)輸出端子；
高側(cè)漏極，所述高側(cè)漏極被耦合到高電壓節(jié)點；以及
高側(cè)源極，所述高側(cè)源極被耦合到負載節(jié)點；
低側(cè)III-N裝置，所述低側(cè)III-N裝置包括：
低側(cè)柵極，所述低側(cè)柵極被耦合到所述柵極驅(qū)動器的所述第一低側(cè)輸出端子；
低側(cè)漏極，所述低側(cè)漏極被耦合到所述負載節(jié)點；以及
低側(cè)源極，所述低側(cè)源極被耦合到接地節(jié)點；以及
鐵氧體磁珠，所述鐵氧體磁珠耦合在所述高側(cè)柵極與所述柵極驅(qū)動器的所述第一高側(cè)輸出端子之間。
15.如權(quán)利要求14所述的電路，所述電路包括：
處理器，所述處理器被耦合到所述柵極驅(qū)動器；以及
存儲器，所述存儲器存儲可執(zhí)行指令，所述可執(zhí)行指令在由所述處理器執(zhí)行時，致使所述處理器控制所述柵極驅(qū)動器以使所述電路作為半橋進行操作。
16.如權(quán)利要求14所述的電路，其中在所述電路的操作期間，所述高電壓節(jié)點處的相對于所述接地節(jié)點的電壓至少為400V。
17.如權(quán)利要求14所述的電路，其中所述柵極驅(qū)動器被配置來將控制信號相對于所述第二高側(cè)輸出端子施加給所述第一高側(cè)輸出端子，并且相對于所述第二輸出端子施加給所述第一低側(cè)輸出端子，所述控制信號具有處于30kHz與10MHz之間的頻率。
18.如權(quán)利要求14所述的電路，其中所述高側(cè)III-N裝置包括III-N增強型晶體管。
19.如權(quán)利要求14所述的電路，其中所述高側(cè)III-N裝置是包括耗盡型III-N晶體管和增強型硅晶體管的混合裝置。
20.如權(quán)利要求14所述的電路，其中所述鐵氧體磁珠形成被配置來阻礙具有高于100MHz頻率的電磁干擾的無源低通濾波器。
21.一種電子部件，所述電子部件包括：
電子封裝，所述電子封裝包括至少第一引線；
III-N切換裝置，所述III-N切換裝置包括柵極，所述III-N切換裝置被封入所述電子封裝中；以及
鐵氧體磁珠，所述鐵氧體磁珠被封入所述電子封裝中，其中所述鐵氧體磁珠耦合在所述柵極與所述第一引線之間。
22.如權(quán)利要求21所述的電子部件，其中所述III-N切換裝置是包括耗盡型III-N晶體管和增強型晶體管的混合裝置，并且所述柵極是所述增強型晶體管的第一柵極。
23.如權(quán)利要求22所述的電子部件，其中所述電子封裝還進一步包括導電結(jié)構(gòu)基底，其中所述耗盡型III-N晶體管是包括第二柵極的橫向III-N晶體管，并且其中所述III-N晶體管的所述第二柵極電連接到所述電子封裝的所述導電結(jié)構(gòu)基底。
24.如權(quán)利要求21所述的電子部件，所述電子封裝還進一步包括導電結(jié)構(gòu)基底，其中所述III-N切換裝置和所述鐵氧體磁珠兩者都安裝在所述導電結(jié)構(gòu)基底上。
25.如權(quán)利要求21所述的電子部件，所述電子部件包括處于所述鐵氧體磁珠與所述柵極之間的第一引線鍵合和處于所述鐵氧體磁珠與所述第一引線之間的第二引線鍵合。
26.如權(quán)利要求21所述的電子部件，其中所述III-N切換裝置包括III-N晶體管，所述III-N晶體管包括耦合到所述電子封裝的第二引線和第三引線的源極和漏極，并且其中所述電子封裝包括耦合到所述源極以將所述源極直接地耦合到柵極驅(qū)動器的第四引線。
27.如權(quán)利要求21所述的電子部件，其中所述III-N切換裝置包括增強型III-N晶體管。
28.如權(quán)利要求27所述的電子部件，所述電子封裝還進一步包括導電結(jié)構(gòu)基底，其中所述增強型III-N晶體管是橫向III-N晶體管，所述柵極是所述增強型III-N晶體管的柵極，并且所述增強型III-N晶體管的源極或漏極電連接到所述電子封裝的所述導電結(jié)構(gòu)基底。
29.一種電路，所述電路包括：
柵極驅(qū)動器，所述柵極驅(qū)動器包括高側(cè)輸出端子和低側(cè)輸出端子；
第一電子部件，所述第一電子部件包括：
第一電子封裝，所述第一電子封裝包括第一導電結(jié)構(gòu)基底；以及
高側(cè)III-N裝置，所述高側(cè)III-N裝置被封入所述第一電子封裝中，所述高側(cè)III-N裝置包括：高側(cè)柵極，所述高側(cè)柵極由被封入所述第一電子封裝中的鐵氧體磁珠耦合到所述柵極驅(qū)動器的所述高側(cè)輸出端子；高側(cè)源極，所述高側(cè)源極被耦合到負載節(jié)點；以及高側(cè)漏極，所述高側(cè)漏極由所述第一電子封裝的所述第一導電結(jié)構(gòu)基底耦合到高電壓節(jié)點；
第二電子部件，所述第二電子部件包括：
第二電子封裝，所述第二電子封裝包括第二導電結(jié)構(gòu)基底；以及
低側(cè)III-N裝置，所述低側(cè)III-N裝置被封入所述第二電子封裝中，所述低側(cè)III-N裝置包括：低側(cè)柵極，所述低側(cè)柵極被耦合到所述柵極驅(qū)動器的所述低側(cè)輸出端子；低側(cè)漏極，所述低側(cè)漏極被耦合到所述負載節(jié)點；以及低側(cè)源極，所述低側(cè)源極由所述第二電子封裝的所述第二導電結(jié)構(gòu)基底耦合到接地節(jié)點。
30.如權(quán)利要求29所述的電路，所述電路包括：
處理器，所述處理器被耦合到所述柵極驅(qū)動器；以及
存儲器，所述存儲器存儲可執(zhí)行指令，所述可執(zhí)行指令在由所述處理器執(zhí)行時，致使所述處理器控制所述柵極驅(qū)動器來使所述電路作為半橋進行操作。
31.如權(quán)利要求29所述的電路，其中所述電路被配置成使得在操作期間，在所述高電壓節(jié)點處的相對于所述接地節(jié)點的電壓約為400V或更高。
32.如權(quán)利要求29所述的電路，其中所述柵極驅(qū)動器被配置來將相應控制信號輸出至所述高側(cè)端子和所述低側(cè)端子，所述控制端子具有處于50kHz與1MHz之間的頻率。
33.如權(quán)利要求29所述的電路，其中所述高側(cè)III-N裝置是增強型晶體管。
34.如權(quán)利要求29所述的電路，其中所述高側(cè)III-N裝置是包括耗盡型III-N晶體管和增強型晶體管的混合裝置。
35.如權(quán)利要求29所述的電路，其中所述鐵氧體磁珠形成被配置來阻礙具有高于100MHz頻率的電磁干擾的無源低通濾波器。