本公開內(nèi)容涉及與III-V族材料(如氮化鎵(GaN)、磷化銦(InP)和砷化鎵(GaAs))、金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)和高電子遷移率晶體管(HEMT)器件一起使用的介電材料的新結(jié)構(gòu)以及該結(jié)構(gòu)的制造方法。

背景技術(shù)：

硅MOSFET器件的成功主要建立在高品質(zhì)的介電材料可以沉積在硅基板上而沒有在介電材料與硅之間的高界面電荷的事實(shí)上。高界面電荷是不期望的，因?yàn)檫@些電荷可以負(fù)面影響在硅與介電材料的界面的電子的密度，這轉(zhuǎn)而可導(dǎo)致介電材料的不一致和不可靠的沉積。介電材料如二氧化硅(SiO₂)可以在高可靠的結(jié)晶界面和極低的界面電荷密度的情況下形成在硅晶體上。這些性質(zhì)允許當(dāng)SiO₂用作柵電介質(zhì)時(shí)的閾值電壓的精確控制，允許MOSFET器件的一致和可靠的處理。介電材料對(duì)于隔離在硅MOSFET器件內(nèi)的連接金屬是必要的。如此，MOSFET器件中的硅與介電材料之間的界面電荷不得不足夠低以避免影響電子的密度，這可減少M(fèi)OSFET的操作的有效性。硅是普遍的，因?yàn)槠湫再|(zhì)幫助實(shí)現(xiàn)該目標(biāo)。

曾研究了用III-V族材料替換硅。III-V族材料是指包括元素周期表的III族的至少一種元素和元素周期表的V族的至少一種元素的材料。通過替換硅，使用III-V族材料的半導(dǎo)體器件提供諸如更高的電子遷移率、更高的擊穿電場(chǎng)和更大的帶隙等優(yōu)點(diǎn)。這些優(yōu)點(diǎn)使III-V族材料體系適合于高電壓和高溫度操作。例如，在高電壓場(chǎng)效應(yīng)晶體管(FET)中，根據(jù)應(yīng)用，施加跨過柵極和源極的典型的電壓可以非常小(-20V至+10V)，同時(shí)跨過漏極和源極的電壓可以廣泛地變化(0V至>5000V)。為支撐此類高電壓，具有高擊穿場(chǎng)的III-V族材料 如GaN提供優(yōu)于半導(dǎo)體如硅的優(yōu)點(diǎn)。

然而，形成可靠的III-V族材料體系用于高電壓應(yīng)用并非沒有重大挑戰(zhàn)。不像硅一樣，其為純的(即，非極性)材料體系且具有反對(duì)稱性，III-V族材料為極性化合物，其中電子相比于III族材料更多吸引至V族材料。當(dāng)介電材料沉積在III-V族材料上時(shí)，此類材料的極性在III-V族材料與沉積的介電材料之間的界面造成不期望的高界面電荷密度。

典型地，大多數(shù)極化的III-V材料可包含在結(jié)晶結(jié)構(gòu)內(nèi)，但是在結(jié)晶結(jié)構(gòu)(例如，III-V材料的表面)的端點(diǎn)，懸掛的鍵誘導(dǎo)在III-V材料與沉積的介電材料的表面之間的表面狀態(tài)(導(dǎo)致很高的表面電荷密度)。因此，常規(guī)的介電材料如SiO₂或氮化硅(Si₃N₄)與III-V材料不相容。

作為III-V族材料的這些性質(zhì)的結(jié)果，在III-V族材料如氮化鋁鎵(AlGaN)或GaN的頂面上沉積的SiO₂或其他氧化物類介電材料使氧化物類介電材料與III-V材料的表面上的懸掛的鍵反應(yīng)，導(dǎo)致難以控制界面，結(jié)果不均一。不均一是不期望的，因?yàn)檫@造成在介電層與基板之間的界面的隨機(jī)的缺陷和被捕獲的電荷，導(dǎo)致用于基板的進(jìn)一步處理的不確定的條件。因此，難以大規(guī)模地使用氧化物類電介質(zhì)在III-V族基板上制造高性能半導(dǎo)體器件。

另外，在界面處的電荷密度對(duì)于沉積條件和表面清潔方法是高度敏感的。由于沉積過程對(duì)這些因素的敏感性，常規(guī)介電材料與III-V族材料之間的沉積過程的重復(fù)性是不可靠的，這轉(zhuǎn)而在跨過晶片或晶片之間造成大的閾值電壓變動(dòng)。

III-V族MOSFET的商業(yè)化由于缺乏穩(wěn)定的柵極氧化物和穩(wěn)定的鈍化材料而進(jìn)一步受到阻礙。另一個(gè)問題是缺乏重復(fù)和可靠的III-V族材料體系用介電材料。

因此，所需要的是解決由III-V族材料的表面電荷引起的問題的方式。

技術(shù)實(shí)現(xiàn)要素：

本公開內(nèi)容記載了制造在第一III-V族半導(dǎo)體層上的單一介電材料層的新方法。該方法可以包括形成第一III-V族材料半導(dǎo)體層的步驟。該第一III-V族材料半導(dǎo)體層可以形成在具有相似的晶格常數(shù)的III-V族材料基板、硅基板或其他主基板如藍(lán)寶石。該方法的其他步驟可以包括在第一III-V族材料半導(dǎo)體層上形成單一介電材料層，其中單一介電材料層包括第一和第二區(qū)域。介電材料的第一區(qū)域位于單一介電材料層的下表面且位于單一介電材料層與第一III-V族材料半導(dǎo)體層之間的界面。介電材料的第二區(qū)域可以毗鄰第一區(qū)域且位于單一介電材料層的上表面。第一和第二區(qū)域都在單一介電材料層內(nèi)，并且第一區(qū)域過渡至第二區(qū)域。第一區(qū)域可以具有結(jié)晶結(jié)構(gòu)，第二區(qū)域可以具有無定形結(jié)構(gòu)。根據(jù)一個(gè)實(shí)施方案，介電材料層在單一介電材料層包括結(jié)晶區(qū)域和無定形區(qū)域的情況下創(chuàng)建。這類結(jié)構(gòu)不同于作為包括各種結(jié)晶域、具有隨機(jī)的結(jié)晶取向、通過域邊界分隔的多晶結(jié)構(gòu)公知的那種。

本公開內(nèi)容還記載了包括第一III-V族材料半導(dǎo)體層的新半導(dǎo)體結(jié)構(gòu)。第一III-V族材料半導(dǎo)體層可以形成在基板上。半導(dǎo)體結(jié)構(gòu)進(jìn)一步包括在第一III-V族材料半導(dǎo)體層上形成的單一介電材料層。單一介電材料層進(jìn)一步包括第一區(qū)域和第二區(qū)域。單一介電材料層的第一區(qū)域可以具有結(jié)晶結(jié)構(gòu)。第一區(qū)域可以毗鄰單一介電材料層的下表面且毗鄰在單一介電材料層與第二III-V族材料半導(dǎo)體層之間的界面。單一介電材料層的第二區(qū)域毗鄰單一介電材料層的上表面，并且具有無定形結(jié)構(gòu)。在一個(gè)實(shí)施方案中，介電材料層包括在單一介電材料層內(nèi)的結(jié)晶區(qū)域和無定形區(qū)域。

附圖說明

圖1A為根據(jù)實(shí)施方案的半導(dǎo)體結(jié)構(gòu)的截面圖。

圖1B為根據(jù)實(shí)施方案的第二半導(dǎo)體結(jié)構(gòu)的截面圖。

圖1C為示出根據(jù)實(shí)施方案的第二半導(dǎo)體結(jié)構(gòu)的截面圖。

圖2為示出根據(jù)實(shí)施方案的介電層的截面圖。

圖3示出根據(jù)實(shí)施方案的使用原子層沉積制造半導(dǎo)體結(jié)構(gòu)的方法步驟。

圖4A說明根據(jù)實(shí)施方案使用第一前驅(qū)體的原子層沉積的一個(gè)循環(huán)。

圖4B說明根據(jù)實(shí)施方案使用第二前驅(qū)體的原子層沉積的一個(gè)循環(huán)。

圖4C說明根據(jù)實(shí)施方案使用第一前驅(qū)體的原子層沉積的一個(gè)循環(huán)。

圖5示出作為Al組成的函數(shù)的2DEG的濃度與Al_xGa_1-xN的厚度之間的關(guān)系。

圖6提供比較使用兩種不同的柵極介電材料：(a)常規(guī)SiN_x和(b)Al₂O₃/CA(結(jié)晶無定形)-AlN復(fù)合物制造的兩個(gè)GaN MOSFET的FET特征的說明。

具體實(shí)施方式

現(xiàn)在將參考本申請(qǐng)所附帶的圖詳細(xì)地討論本公開內(nèi)容，其記載了用于III-V族HEMT器件的沉積在III-V族材料體系上的介電材料的獨(dú)特結(jié)構(gòu)和此類器件和介電材料的制造方法。注意到僅用于說明目的而提供附圖并且附圖不是按比例畫出的。

下述描述提供了關(guān)于特定結(jié)構(gòu)、材料、尺寸和方法步驟的許多細(xì)節(jié)，以便說明本公開內(nèi)容的各種特征。然而，本領(lǐng)域普通熟練技術(shù)人員將了解可以使用其他種類的類似結(jié)構(gòu)、材料、尺寸和步驟來實(shí)施本公開內(nèi)容的各種實(shí)施方案。

圖1A、1B和1C示出III-V族材料結(jié)晶的半導(dǎo)體結(jié)構(gòu)100，該半導(dǎo)體結(jié)構(gòu)100具有可以包括III-V族材料如氮化鎵(GaN)的第一層110和介電層120。圖1A說明僅由第一層110構(gòu)成的半導(dǎo)體結(jié)構(gòu)100。圖1B示出半導(dǎo)體結(jié)構(gòu)100的其他實(shí)施方案，該半導(dǎo)體結(jié)構(gòu)100具有毗鄰第一層110的也可以包括III-V材料的第二 層130。第一層110和第二層130可以各自包括一層或多個(gè)III-V族材料的子層。例如，如圖1C中所示，第二層130可以包括III-V材料的第一子層130a(例如，AlGaN)和III-V族材料的第二子層130b(例如，GaN)。第二層130不僅限于上面示出的子層數(shù)，但是可以包括額外的含有III-V族材料的多個(gè)子層。僅用于說明目的，本公開內(nèi)容的其余部分將描述當(dāng)包括GaN時(shí)的第一層110和當(dāng)包括AlGaN時(shí)的第二層130。然而，應(yīng)注意到任何III-V族材料可以用于第一層110和第二層130，并且不僅限于GaN和AlGaN。此外，第一層110也可以包括其他材料。例如，第一層110也可以包括在(111)硅基板上生長的GaN材料。

返回參考圖1B，III-V半導(dǎo)體結(jié)構(gòu)100可以包括第一層110和在第一層110的頂上形成的第二層130。在該構(gòu)成中，第一層110可以沿[1000]結(jié)晶取向。如果基板以這種方式取向，則存在第一層110與第二層130之間的自發(fā)極化差異，其包括在第一層110與第二層130之間的界面形成的電子薄片(二維電子氣，2DEG)110a。第一層110與第二層130之間的極化差異是第一層110和第二層130的材料差異的結(jié)果。2DEG區(qū)域110a具有促進(jìn)低溝道電阻、在器件操作期間的高速轉(zhuǎn)換的高電子遷移率，并且允許電流沿著第一層110與第二層130的界面流動(dòng)。

這里，2DEG區(qū)域110a的濃度是第二層130的組成的函數(shù)。例如，第二層130的AlGaN中Al的增加將增加2DEG區(qū)域110a的濃度。該增加發(fā)生是因?yàn)锳lGaN材料中的更多量的Al造成在第一層110與第二層130之間的界面的極化差異的增加。增加的極化差異引起造成2DEG區(qū)域110a的濃度增加的片表觀正電荷(apparent positive sheet charge)?？蛇x地，2DEG可以通過在層130中的摻雜來增加或減少。

作為實(shí)例，在圖5中示出2DEG區(qū)域110a的濃度相對(duì)于第二層130的厚度，且在第二層130中Al組成(摩爾分?jǐn)?shù))為0.21。摩爾分?jǐn)?shù)表示一種III族組分的摩爾數(shù)與III族分子中存在的摩爾總數(shù)的比例。

轉(zhuǎn)到圖1C，介電層120形成在第一層110上，因?yàn)槿鄙俚诙?30(與說明介電層120在第二層130的頂上形成的圖1B相比)。介電材料的說明性實(shí)例是氮化鋁(AlN)、氮化鋁鎵(Al_xGa_1-xN)、氮化銦鎵(In_xGa_1-xN)、砷化鋁(AlAs)和磷化鋁(AlP)。僅用于說明目的，本公開內(nèi)容的其余部分將描述為AlN的介電層120的介電材料，但是也可以使用包括砷化物和磷化物材料體系的其他材料。例如，可使用AlAs或AlP。選擇該介電材料的一個(gè)考慮是介電材料與基板材料之間的晶格失配的變動(dòng)。晶格失配是從結(jié)晶結(jié)構(gòu)過渡至無定形結(jié)構(gòu)的驅(qū)動(dòng)力。因此，期望選擇使第一層110與介電層120之間的界面電荷最小化的材料。

圖2示出在一個(gè)實(shí)施方案中的介電層120的截面圖。介電層120為包括一類材料且具有結(jié)晶區(qū)域200、界面區(qū)域220和無定形區(qū)域210的單一層。結(jié)晶區(qū)域200毗鄰層230形成且接觸層230。層230可以對(duì)應(yīng)于圖1B的第二層130或圖1A的第一層110。層230也可以包括III-V族材料。結(jié)晶區(qū)域200毗鄰介電層120的下表面和毗鄰介電層120與層230之間的界面。

該介電層120的雙重特性解決III-V族表面的極化的問題。介電層120的結(jié)晶區(qū)域200使層230的高界面電荷最小化，因?yàn)榻Y(jié)晶區(qū)域200具有與下方的層230類似的結(jié)晶結(jié)構(gòu)。在介電層120的相對(duì)側(cè)上，無定形區(qū)域210提供可重復(fù)和再現(xiàn)的上面可以沉積其他材料的表面，因?yàn)橄啾扔诮Y(jié)晶區(qū)域200，無定形區(qū)域210具有很少到不具有表面電荷或懸掛的鍵。一旦形成無定形區(qū)域210，就可以容易地在其上沉積其他材料，而不用擔(dān)心由懸掛的鍵引起的反應(yīng)。

在結(jié)晶區(qū)域200與無定形區(qū)域210之間的是界面區(qū)域220。界面區(qū)域220表示從介電材料的結(jié)晶區(qū)域200過渡至無定形區(qū)域210(都在介電層120內(nèi))。毗鄰界面區(qū)域220和介電層120的上側(cè)的是無定形區(qū)域210。在介電層120用介電材料與下方的層230之間應(yīng)該具有適當(dāng)?shù)木Ц袷湟员闶菇Y(jié)晶區(qū)域200過渡至無定形區(qū)域210。無定形區(qū)域210包括與結(jié)晶區(qū)域200相同的介電材料，但具 有無定形結(jié)構(gòu)。介電層120的結(jié)晶區(qū)域200可以具有5nm的厚度(相當(dāng)于原子的約20個(gè)單層)，但是該厚度可以取決于所選擇的介電材料的晶格常數(shù)與下方的層230的晶格常數(shù)之間的失配量。界面區(qū)域220的性質(zhì)如其尺寸和厚度取決于針對(duì)圖3下面將討論的沉積過程的特定參數(shù)，如溫度和前驅(qū)體氣體的選擇。因此，結(jié)晶區(qū)域200過渡至無定形區(qū)域210的厚度可以基于所選擇的沉積過程的操作參數(shù)在預(yù)定的厚度下出現(xiàn)。

圖3示出用于將介電層(例如，圖2的介電層120)以引起上述獨(dú)特的結(jié)晶-無定形結(jié)構(gòu)的方式形成在III-V族材料上的步驟。圖3中示出的步驟將組合說明原子層沉積(ALD)過程的步驟的一個(gè)實(shí)施方案的圖4A-C來討論。所述過程可以在反應(yīng)器體系中發(fā)生，并且可以在200℃至500℃之間的溫度下發(fā)生。

在圖3的步驟300中，沉積過程通過清潔目標(biāo)表面來開始。目標(biāo)表面可以為圖1A的第一層110或圖1B的第二層130。清潔步驟對(duì)于實(shí)現(xiàn)結(jié)晶結(jié)構(gòu)是必須的，因?yàn)槠涑ピ谀繕?biāo)表面的表面中的由于環(huán)境污染或晶片加工而可以存在于表面上的任何外來材料(例如，圖4A的層400)。步驟300可以在沉積之前即刻通過自然氧化物的濕法化學(xué)蝕刻和/或原位等離子體清潔來進(jìn)行。關(guān)于濕法化學(xué)蝕刻，層400的表面可以用濕法化學(xué)清潔以除去有機(jī)和/或無機(jī)材料來處理。濕法化學(xué)蝕刻之后，可以通過使用反應(yīng)性自由基(由等離子體產(chǎn)生)或離子撞擊來進(jìn)行原位表面清潔。關(guān)于原位表面清潔，等離子體和離子的能量需要足夠高以清潔污染物如層400的自然氧化層，但是需要不是足以造成對(duì)層400的損壞那樣高。因此，遠(yuǎn)程等離子體源可以優(yōu)選用于該目的。

在步驟310中，一旦清潔目標(biāo)表面，第一前驅(qū)體的單層就在期望的溫度下沉積在目標(biāo)層的表面上，并且清除過多的第一前驅(qū)體。圖4A說明圖3的步驟310的一個(gè)實(shí)施方案。這里，圖4A和圖3的步驟310表示ALD過程的循環(huán)。ALD循環(huán)由層400已經(jīng)接受一種前驅(qū)體的單一暴露并且得到具有單一原子或分子的厚度的層、或單層的時(shí)間組成。由于在各循環(huán)中單層沉積，所以前驅(qū) 體可以均一地沉積在基板上，這轉(zhuǎn)而允許對(duì)沉積在基板上的材料的精確控制。更特別地，圖4A包括在期望的溫度下將第一前驅(qū)體(例如，形成部分的介電層的元素的氣相種類)引入ALD體系。在一個(gè)實(shí)施方案中，第一前驅(qū)體410a為氮前驅(qū)體，如氮?dú)釴₂。

一些第一前驅(qū)體與在層400的清潔后的表面上的懸掛的鍵(未示出)反應(yīng)從而導(dǎo)致結(jié)合的第一前驅(qū)體單層410。過多的前驅(qū)體410a保持未結(jié)合。因此步驟310導(dǎo)致在層400的表面上具有結(jié)晶結(jié)構(gòu)的第一前驅(qū)體的單層410的形成和一種或多種過多的前驅(qū)體410a。

圖4A還說明在前驅(qū)體410a與層400之間以位錯(cuò)410b的形式具有失配的晶格常數(shù)的效果。該位錯(cuò)410b表示不形成單層410的結(jié)晶結(jié)構(gòu)的一部分的前驅(qū)體原子。位錯(cuò)410b是在前驅(qū)體410a與下方的層400的III-V族材料的晶格常數(shù)之間失配的結(jié)果。在特定厚度下，層400能夠容忍一定數(shù)量的位錯(cuò)410b并且維持結(jié)晶結(jié)構(gòu)。圖4A(和隨后的圖)中示出的位錯(cuò)410b僅用于說明目的，并且不一定要為現(xiàn)實(shí)的描述。進(jìn)一步到圖3的步驟310，任何過多的前驅(qū)體410a(如圖4A中所示)在移動(dòng)至下一循環(huán)之前清除。

返回參考圖3，在步驟320中，ALD體系使單層暴露在第二前驅(qū)體下。在一個(gè)實(shí)施方案中，第二前驅(qū)體為鋁前驅(qū)體，如三甲基鋁(TMA)。當(dāng)TMA與已存在的第一前驅(qū)體的單層反應(yīng)時(shí)，第二前驅(qū)體的單層(例如，鋁制)可以形成在第一前驅(qū)體的單層上。在一個(gè)實(shí)施方案中，第一前驅(qū)體的單層和第二前驅(qū)體的單層組合形成介電層。過多的第二前驅(qū)體可以在繼續(xù)沉積過程之前清除。

圖3的步驟320的一個(gè)實(shí)施方案示于圖4B中。如所示出的，第一前驅(qū)體的單層410暴露在第二前驅(qū)體420a下。當(dāng)?shù)诙膀?qū)體420a與單層410反應(yīng)時(shí)，形成第二前驅(qū)體420的單層(這導(dǎo)致介電層430)。圖4B還示出了包括第一前驅(qū)體410a(圖4A的)和第二前驅(qū)體420a的增加的位錯(cuò)(dislocation)420b。

返回參考圖3，在步驟330中，ALD體系重復(fù)如關(guān)于步驟310所述的第一循環(huán)且再次使單層暴露在第一前驅(qū)體下。如關(guān)于步驟310所討論的，第一前驅(qū)體可以為氮?dú)釴₂。第一前驅(qū)體與介電層反應(yīng)并且可以在已存在的第二前驅(qū)體的單層的頂上形成其他單層。在一個(gè)實(shí)施方案中，第一前驅(qū)體的單層、第二前驅(qū)體的單層、和第一前驅(qū)體的單層組合形成介電層。然后，過多的第一前驅(qū)體可以從體系中清除。

圖3的步驟330的一個(gè)實(shí)施方案示于圖4C中。ALD體系通過將層400、第一前驅(qū)體的單層410和第二前驅(qū)體的單層420暴露在第一前驅(qū)體410a下重復(fù)第一次循環(huán)。這導(dǎo)致第一前驅(qū)體410a的其他單層410形成在第二前驅(qū)體420a的單層420上。因此介電層430的厚度通過其他的單層來增加。位錯(cuò)410c的大小相比于如圖4A和4B中分別所示的位錯(cuò)410a和410b也增加。

返回參考圖3，在步驟340中，確定是否已達(dá)到介電層的期望厚度。作為一個(gè)實(shí)例，相對(duì)于圖2當(dāng)介電層如上所述包括結(jié)晶區(qū)域和無定形區(qū)域時(shí)可以達(dá)到期望的厚度。該厚度可以在已經(jīng)重復(fù)一定數(shù)量的循環(huán)和介電層430包括毗鄰結(jié)晶區(qū)域的無定形區(qū)域之后達(dá)到。

介電層430從結(jié)晶區(qū)域(例如，圖2中的200)最終過渡至無定形區(qū)域(例如，圖2中的210)是圖4A-4C中示出的位錯(cuò)的結(jié)果(即，分別是410b、420b、410c)。當(dāng)在與下方的層400的III-V族材料的界面形成具有結(jié)晶結(jié)構(gòu)的介電層430時(shí)，不管介電層430形成用材料與層400形成用III-V族材料的晶格常數(shù)之間如何失配對(duì)于一定厚度的介電層430都維持結(jié)晶結(jié)構(gòu)。作為一個(gè)實(shí)例，AlN介電層(由Al和N的單層構(gòu)成)在約10nm之后變?yōu)闊o定形。在其他實(shí)施方案中，介電層可以變?yōu)闊o定形的厚度取決于介電材料與下方的III-V族材料的晶格常數(shù)之間的不一致以及沉積條件，如溫度。例如，適合的沉積溫度取決于第一前驅(qū)體410a和第二前驅(qū)體420a的化學(xué)性。相對(duì)于圖3的上述過程可以涉及任何其他的介電層430用材料的使用，只要其具有與下方的層400的III-V族材料適 當(dāng)失配的晶格常數(shù)即可。

當(dāng)位錯(cuò)(例如，圖4A的410b、圖4B的420b、或圖4C的410c)在沉積單層(例如，圖4A和4C的410、圖4B的420)的各重復(fù)循環(huán)之后增加時(shí)，介電層430應(yīng)變。在各沉積的單層的情況下隨著介電層430的厚度增加應(yīng)變能量增加。當(dāng)在介電層430內(nèi)的應(yīng)變能量變得太高時(shí)，形成更多的位錯(cuò)從而釋放應(yīng)變。隨著位錯(cuò)的數(shù)量增加，晶體域變得更小，最終當(dāng)結(jié)晶取向由于源于位錯(cuò)的增加的應(yīng)變而不再能夠維持時(shí)介電層從結(jié)晶區(qū)域(例如，圖2的200)過渡至無定形區(qū)域(例如，圖2的210)。然后形成無定形區(qū)域(例如，圖2的210)以便減少應(yīng)變能量。

期望厚度的介電層430也可包括界面層(界面區(qū)域)220(相對(duì)于圖2如上所述)。界面區(qū)域220的厚度可以通過循環(huán)前驅(qū)體410a和410b以及控制沉積溫度來控制。

一旦達(dá)到了期望的厚度，則ALD處理完成。

因而，在圖3這記載的過程的情況下，單一介電材料層可以一致和可靠地沉積在具有可重復(fù)的界面性質(zhì)的III-V族材料體系上。在無定形層中的表面結(jié)構(gòu)允許始終可再現(xiàn)和接受以用于進(jìn)一步處理的界面。由于其結(jié)晶和無定形結(jié)構(gòu)的獨(dú)特的雙重構(gòu)成，介電材料具有與單一均勻結(jié)構(gòu)的介電材料完全不同的材料性質(zhì)。

使用ALD體系用于沉積介電材料的其他優(yōu)點(diǎn)是在晶片中和在晶片之間閾值電壓的均一性。在包括使用AlN作為介電材料的實(shí)例中，如上所討論的，Al和N的前驅(qū)體在ALD體系中可替換地采用，以致一次沉積一個(gè)單層，這允許介電層的很高的均一性。該高均一性還允許從結(jié)晶結(jié)構(gòu)過渡至無定形結(jié)構(gòu)的精確控制。該高均一性和精確控制允許具有均一的閾值電壓的半導(dǎo)體器件的形成。

III-V族材料基板與介電材料的組合實(shí)現(xiàn)類似于傳統(tǒng)硅類電介質(zhì)中發(fā)現(xiàn) 的那些的電壓變動(dòng)。圖6示出這兩種不同組合的試驗(yàn)結(jié)構(gòu)的比較。圖6中的圖顯示出使用以下兩種不同的柵極介電材料制造的GaN MOSFET的FET特征：(a)一種具有常規(guī)SiN_x材料和(b)第二種具有Al₂O₃/CA-AlN復(fù)合物。為獲得這些圖，當(dāng)柵電壓從-12V掃頻至0V時(shí)施加10V的漏電壓。示出具有Al₂O₃/CA-AlN介電材料的MOSFET的該圖顯示出與常規(guī)SiN_x材料相當(dāng)?shù)木坏拈撝惦妷骸?/p>

預(yù)料不到的益處是在介電層下方的材料的導(dǎo)電性的增強(qiáng)。在上述使用AlN作為介電材料和AlGaN作為III-V族材料的實(shí)例中，在AlN/AlGaN界面的結(jié)晶結(jié)構(gòu)也可以通過如下所示由Hall測(cè)量技術(shù)測(cè)量的電子濃度的增加來證實(shí)，其中10nm厚的CA-AlN沉積在AlGaN材料上。

表1

表1示出在電介質(zhì)下方的材料層的電阻減少，這提高半導(dǎo)體的導(dǎo)電性。2DEG濃度的增加表明沉積的AlN的極化效果及其結(jié)晶特性。2DEG濃度的增加顯示出極化材料的厚度的增加。

雖然AlN作為介電材料的一個(gè)實(shí)例用于說明，然而可以使用其他材料，只要在介電材料與下方的III-V族材料層之間的晶格常數(shù)存在差異即可。例如，Al_xGa_1-xN或In_xGa_1-xN可以具有相同的效果。作為其他實(shí)例，CA-AlAs可以用在GaN類FET上，CA-AlP可以用在InP類FET上。雖然ALD作為沉積介電材料的優(yōu)選的方法來使用，但是可以使用其他技術(shù)，只要在沉積過程開始時(shí)可以引發(fā)結(jié)晶質(zhì)量的材料。換言之，其他方法是可接受的，只要該方法允許結(jié)晶層最初沉積在III-V族材料上。

各方面的其他目標(biāo)、優(yōu)點(diǎn)和實(shí)施方案對(duì)于本領(lǐng)域熟練技術(shù)人員來說是顯 然的，并且在說明書和附圖的范圍內(nèi)。例如，但沒有限定，結(jié)構(gòu)或功能要素可以與前述公開內(nèi)容一致地重排。類似地，根據(jù)前述公開內(nèi)容的原理可以應(yīng)用至其他實(shí)例，即使這里沒有詳細(xì)地具體描述，但仍將在前述公開內(nèi)容的范圍內(nèi)。