本發(fā)明涉及半導(dǎo)體領(lǐng)域，特別涉及一種靜電保護(hù)結(jié)構(gòu)及集成電路系統(tǒng)。

背景技術(shù)：

靜電防護(hù)一直是集成電路設(shè)計(jì)中的重要問題，靜電保護(hù)結(jié)構(gòu)(Electro-Static discharge，ESD)在集成電路中起到重要的防護(hù)作用。

近年來，與常見的場效應(yīng)晶體管相比，LDMOS(lateral double-diffused MOSFET)晶體管在諸如增益、線性度、開關(guān)性能、散熱性能以及減少級(jí)數(shù)等器件特性方面具有明顯的優(yōu)勢，因此得到了廣泛應(yīng)用。LDMOS晶體管為一種高壓器件，可以用于顯示器驅(qū)動(dòng)IC或者射頻器件。

LDMOS晶體管通常應(yīng)用于高壓環(huán)境中，為了提高在高壓環(huán)境中的防靜電能力，LDMOS晶體管集成電路的靜電保護(hù)結(jié)構(gòu)通常也用LDMOS晶體管組合設(shè)計(jì)而成。

圖1示出了現(xiàn)有技術(shù)一種LDMOS集成電路的靜電保護(hù)結(jié)構(gòu)的示意圖，集成電路02為大量LDMOS晶體管組合形成的集成電路，P型LDMOS晶體管01與所述集成電路02并聯(lián)，用作靜電保護(hù)結(jié)構(gòu)。

其中P型LDMOS晶體管01的源極與工作電源相連，所述工作電源用于向源極加載工作電位Vdd，P型LDMOS晶體管01的漏極與外接端子03相連，所述外接端子03用于將外界的靜電沖擊引入所述P型LDMOS晶體管01，并通過所述P型LDMOS晶體管01釋放。但是根據(jù)P型LDMOS晶體管01的自身屬性，當(dāng)從所述外接端子03進(jìn)入漏極的靜電沖擊為反向電流時(shí)，所述P型LDMOS晶體管01能夠較好地釋放所述反向電流；當(dāng)從所述外接端子03進(jìn)入漏極的靜電沖擊為正向電流時(shí)，所述P型LDMOS晶體管01難以釋放所述正向電流。

因此，如何能夠有效地釋放可能進(jìn)入集成電路的正向電流和反向電流，以更好地保護(hù)集成電路，成為本領(lǐng)域技術(shù)人員亟待解決的問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明解決的問題是提供一種靜電保護(hù)結(jié)構(gòu)及集成電路系統(tǒng)，有效地釋放可能進(jìn)入集成電路的正向電流和反向電流，以更好地保護(hù)集成電路。

為解決上述問題，本發(fā)明提供一種LDMOS晶體管的靜電保護(hù)結(jié)構(gòu)，用于對(duì)集成電路進(jìn)行靜電保護(hù)，所述集成電路的一端加載有工作電位，所述靜電保護(hù)結(jié)構(gòu)包括：

外接端子，與所述集成電路未加載有工作電位的一端相連，用于引入外部靜電；

P型晶體管，所述P型晶體管的柵極、源極用于加載工作電位，漏極與所述外接端子相連；

NPN型三極管，所述NPN型三極管的發(fā)射極用于加載工作電位，集電極和基極與所述外接端子相連。

可選的，所述P型晶體管為P型LDMOS晶體管，形成于一P型襯底上，所述P型襯底上形成有N型摻雜隔離層，所述N型摻雜隔離層上設(shè)有N型摻雜區(qū)，所述P型LDMOS晶體管的源極、漏極位于所述N型摻雜區(qū)中，位于所述源極、漏極之間的N型摻雜區(qū)用作所述P型LDMOS晶體管的溝道。

可選的，所述漏極與用作溝道的N型摻雜區(qū)之間設(shè)有隔離結(jié)構(gòu)，所述漏極和隔離結(jié)構(gòu)設(shè)置于一P型漂移區(qū)中。

可選的，所述P型襯底上還形成有N型重?fù)诫s區(qū)和P型重?fù)诫s區(qū)；

所述N型重?fù)诫s區(qū)靠近所述P型LDMOS晶體管的源極且位于所述N型摻雜隔離層上，所述N型重?fù)诫s區(qū)用于控制所述N型摻雜隔離層的電位；

所述P型重?fù)诫s區(qū)位于N型重?fù)诫s區(qū)遠(yuǎn)離所述P型LDMOS晶體管的一側(cè)，所述P型重?fù)诫s區(qū)設(shè)置于未形成有N型摻雜隔離層的P型襯底上，所述P型重?fù)诫s區(qū)用于控制所述P型襯底的電位；

所述P型襯底中還形成有位于所述N型摻雜隔離層上且包圍所述源極的第一N型輕摻雜區(qū)，所述第一N型輕摻雜區(qū)中形成有位于所述源極和N型重?fù)诫s區(qū)之間的N型控制極；所述N型控制極、所述源極和所述N型重?fù)诫s區(qū)通過隔 離結(jié)構(gòu)絕緣，所述N型控制極上加載有所述工作電位，用于控制所述第一N型輕摻雜區(qū)的電位；

所述N型控制極、P型襯底和N型重?fù)诫s區(qū)用于構(gòu)成所述NPN型三極管，所述N型控制極用作所述NPN型三極管的發(fā)射極，所述P型襯底用作所述NPN型三極管的基極，所述N型重?fù)诫s區(qū)用作所述NPN型三極管的發(fā)射極。

可選的，所述P襯底上還形成有包圍所述N型重?fù)诫s區(qū)的第二N型輕摻雜區(qū)、包圍所述第二N型輕摻雜區(qū)的第三N型輕摻雜區(qū)；

所述P型襯底上還形成有包圍所述P型重?fù)诫s區(qū)的第一P型輕摻雜區(qū)、包圍所述第一P型輕摻雜區(qū)的第二P型輕摻雜區(qū)。

可選的，所述工作電位在0.9V-5V的范圍內(nèi)。

可選的，所述P型晶體管和NPN型三極管用于構(gòu)成靜電保護(hù)支路，所述靜電保護(hù)結(jié)構(gòu)包括多個(gè)所述靜電保護(hù)支路，所述多個(gè)靜電保護(hù)支路均與所述外接端子相連。

可選的，所述P型晶體管與所述NPN型三極管為相互獨(dú)立的器件。

本發(fā)明還提供一種集成電路系統(tǒng)，包括：

集成電路；

本發(fā)明提供的靜電保護(hù)結(jié)構(gòu)，用于對(duì)集成電路進(jìn)行靜電保護(hù)。

可選的，所述集成電路為LDMOS晶體管集成電路。

與現(xiàn)有技術(shù)相比，本發(fā)明的技術(shù)方案具有以下優(yōu)點(diǎn)：

本發(fā)明靜電保護(hù)結(jié)構(gòu)包括P型晶體管、NPN型三極管和外接端子，所述外接端子與所述集成電路未加載有工作電位的一端相連，用于引入外部靜電；P型晶體管，柵極、源極用于加載工作電位，漏極與所述外接端子相連；NPN型三極管，發(fā)射極用于加載工作電位，集電極和基極與所述外接端子相連，因此所述P型晶體管處于打開狀態(tài)，經(jīng)所述外接端子、P型晶體管和工作電位形成具有電位差的通路，釋放了所述反向電流，從而減小了反向電流對(duì)集成電路的影響。經(jīng)所述外接端子進(jìn)入的正向電流(正電荷)使所述NPN型三極管的基極電位升高，并且通常正向電流能夠使NPN型三極管的基極電位在短 時(shí)間內(nèi)達(dá)到數(shù)千伏，遠(yuǎn)大于工作電位，從而打開所述NPN型三極管，所述外接端子、NPN型三極管和工作電位形成具有電位差的通路，從而減小了正向電流對(duì)集成電路的影響。

附圖說明

圖1是現(xiàn)有技術(shù)一種LDMOS集成電路的靜電保護(hù)結(jié)構(gòu)的示意圖；

圖2是本發(fā)明靜電保護(hù)結(jié)構(gòu)一實(shí)施例的電路示意圖；

圖3是圖2所示靜電保護(hù)結(jié)構(gòu)的結(jié)構(gòu)示意圖。

具體實(shí)施方式

如背景技術(shù)所述，現(xiàn)有技術(shù)采用P型LDMOS晶體管作為LDMOS晶體管集成電路的靜電保護(hù)結(jié)構(gòu)，能夠較好地釋放反向電流，但是難以釋放正向電流。

現(xiàn)有技術(shù)為了既能釋放反向電流，也能釋放正向電流，在LDMOS晶體管集成電路外側(cè)同時(shí)設(shè)置N型LDMOS晶體管和P型LDMOS晶體管，以P型LDMOS晶體管釋放反向電流，以N型LDMOS晶體管釋放正向電流，但是LDMOS晶體管由于采用橫向擴(kuò)散的阱區(qū)，使得LDMOS晶體管占面積較大，同時(shí)設(shè)置N型LDMOS晶體管和P型LDMOS晶體管作為靜電保護(hù)結(jié)構(gòu)，會(huì)大大增加靜電保護(hù)結(jié)構(gòu)在集成電路中所占的面積。

為了解決所述技術(shù)問題，本發(fā)明提供一種靜電保護(hù)結(jié)構(gòu)，用于對(duì)集成電路進(jìn)行靜電保護(hù)，所述集成電路的一端加載有工作電位，包括：外接端子，與所述集成電路未加載有工作電位的一端相連，用于引入外部靜電；P型晶體管，柵極、源極用于加載工作電位，漏極與所述外接端子相連；NPN型三極管，發(fā)射極用于加載工作電位，集電極和基極與所述外接端子相連。

當(dāng)從所述外接端子進(jìn)入的外部靜電為反向電流(負(fù)電荷)時(shí)，所述P型晶體管處于打開狀態(tài)，經(jīng)所述外接端子、P型晶體管和工作電位形成具有電位差的通路，釋放了所述反向電流，從而減小了反向電流對(duì)集成電路的影響。當(dāng)從所述外接端子進(jìn)入的外部靜電為正向電流(正電荷)時(shí)，經(jīng)所述外接端子進(jìn)入的正向電流(正電荷)使所述NPN型三極管的基極電位升高，并且通 常正向電流能夠使NPN型三極管的基極電位在短時(shí)間內(nèi)達(dá)到數(shù)千伏，遠(yuǎn)大于工作電位，從而打開所述NPN型三極管，所述外接端子、NPN型三極管和工作電位形成具有電位差的通路，從而減小了正向電流對(duì)集成電路的影響。

為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例做詳細(xì)的說明。

參考圖2，示出了本發(fā)明的靜電保護(hù)結(jié)構(gòu)一實(shí)施例的電路示意圖。本實(shí)施例中，所述靜電保護(hù)結(jié)構(gòu)用于對(duì)集成電路21進(jìn)行靜電保護(hù)，所述集成電路21的一端加載有工作電位Vdd，所述靜電保護(hù)結(jié)構(gòu)包括：

P型晶體管、NPN型三極管12和外接端子20，在本實(shí)施例中，所述P型晶體管為P型LDMOS晶體管11。

所述外接端子20與所述集成電路21未加載有工作電位的一端相連，用于引入外部靜電。

所述P型LDMOS晶體管11的柵極110、源極111用于加載工作電位Vdd，漏極與所述外接端子20相連。

所述NPN型三極管12的發(fā)射極121用于加載工作電位Vdd，集電極122和基極120與所述外接端子20相連。

在本實(shí)施例中，所述集成電路21為LDMOS晶體管集成電路，包括大量LDMOS晶體管，但是本發(fā)明對(duì)集成電路21的類型不做限制。

當(dāng)所述集成電路21處于高壓環(huán)境時(shí)，外界容易產(chǎn)生較大的靜電電流，這些靜電電流可以通過所述外接端子20引入靜電保護(hù)結(jié)構(gòu)，被靜電保護(hù)結(jié)構(gòu)釋放，從而使靜電電流基本不會(huì)從與所述靜電保護(hù)結(jié)構(gòu)并聯(lián)的集成電路21中流過，有效保護(hù)了所述集成電路21。

具體地，所述P型LDMOS晶體管11的柵極110、源極111接入工作電位Vdd，在本實(shí)施例中，所述工作電位在0.9V-5V的范圍內(nèi)，但是本發(fā)明對(duì)所述工作電位的大小不做限制。

所述P型LDMOS晶體管11的柵極110、源極111用于加載工作電位Vdd，漏極與所述外接端子20相連，因此所述P型LDMOS晶體管11處于打開狀 態(tài)，所述外接端子20、P型LDMOS晶體管11和工作電位Vdd形成具有電位差的通路。當(dāng)反向電流(負(fù)電荷)自所述外接端子20進(jìn)入集成電路時(shí)，所述反向電流通過所述外接端子20、P型LDMOS晶體管11和工作電位Vdd形成的通路釋放，從而減小了反向電流對(duì)集成電路的影響。

當(dāng)正向電流(正電荷)自所述外接端子20進(jìn)入集成電路時(shí)，經(jīng)所述外接端子20進(jìn)入的正向電流(正電荷)使所述NPN型三極管12的基極120電位升高，且通常靜電產(chǎn)生的正向電流能夠使NPN型三極管12的基極120電位在短時(shí)間內(nèi)達(dá)到數(shù)千伏，遠(yuǎn)大于工作電位Vdd，從而打開所述NPN型三極管120，所述外接端子20、NPN型三極管12和工作電位Vdd形成具有電位差的通路，釋放了所述正向電流，從而減小了正向電流對(duì)集成電路的影響。

因此，本實(shí)施例所述靜電保護(hù)結(jié)構(gòu)能夠有效地釋放可能進(jìn)入工作電路的正向電流和反向電流，以更好地保護(hù)工作電路。在本實(shí)施例中，可以在所述集成電路21外并聯(lián)多個(gè)所述靜電保護(hù)結(jié)構(gòu)，以提高靜電保護(hù)的效果。

此外，在本實(shí)施例中，每個(gè)所述靜電保護(hù)結(jié)構(gòu)包含一個(gè)NPN型三極管12和一個(gè)P型LDMOS晶體管11，由于NPN型三極管12占集成電路的面積遠(yuǎn)小于LDMOS晶體管，因此，本實(shí)施例靜電保護(hù)結(jié)構(gòu)占集成電路的面積小于現(xiàn)有技術(shù)中N型LDMOS晶體管和P型LDMOS晶體管組成的靜電保護(hù)結(jié)構(gòu)，但是本發(fā)明對(duì)所述靜電保護(hù)結(jié)構(gòu)中NPN型三極管12和P型LDMOS晶體管11的數(shù)量不做限制。

需要說明的是，在本實(shí)施例中，所述NPN型三極管12不需要單獨(dú)設(shè)計(jì)，可以采用現(xiàn)有技術(shù)中P型LDMOS晶體管11附近的輔助單元用作所述NPN型三極管12。

具體地，結(jié)合參考圖2和圖3，示出了本實(shí)施例靜電保護(hù)結(jié)構(gòu)的結(jié)構(gòu)示意圖。

本實(shí)施例靜電保護(hù)結(jié)構(gòu)包括：

P型襯底100，在本實(shí)施例中，所述P型襯底100的材料為硅。在其他實(shí)施例中，所述P型襯底100還可以為體硅襯底、體鍺襯底、鍺硅襯底、碳化硅襯底、絕緣體上硅襯底或絕緣體上鍺襯底等其他半導(dǎo)體襯底，或者包括至少一 層層間介質(zhì)層的多層堆疊結(jié)構(gòu)，所述P型襯底100內(nèi)還可以形成有晶體管、二極管等半導(dǎo)體器件和金屬互連結(jié)構(gòu)，本發(fā)明對(duì)此不作限制。

在本實(shí)施例中，所述P型LDMOS晶體管11形成于P型襯底100上，所述P型襯底100上形成有N型摻雜隔離層101，所述N型摻雜隔離層101上設(shè)有N型摻雜區(qū)102，所述P型LDMOS晶體管11的源極111、漏極112位于所述N型摻雜區(qū)102中，所述源極111、漏極112之間的N型摻雜區(qū)102用作所述P型LDMOS晶體管12的溝道。

所述漏極112與用作溝道的第一N型摻雜區(qū)102之間設(shè)有第一隔離結(jié)構(gòu)119，所述漏極112和第一隔離結(jié)構(gòu)119設(shè)置于一P型漂移區(qū)105中。

所述P型襯底100上還形成有N型重?fù)诫s區(qū)131和P型重?fù)诫s區(qū)132；所述N型重?fù)诫s區(qū)131靠近所述P型LDMOS晶體管11的源極111且位于所述N型摻雜隔離層101上，所述N型重?fù)诫s區(qū)131用于控制所述N型摻雜隔離層101的電位。

所述P型重?fù)诫s區(qū)132位于N型重?fù)诫s區(qū)101遠(yuǎn)離所述P型LDMOS晶體管11的一側(cè)，所述P型重?fù)诫s區(qū)132設(shè)置于未形成有N型摻雜隔離層101的P型襯底100上，所述P型重?fù)诫s區(qū)132用于控制所述P型襯底100的電位。

所述P型LDMOS晶體管11還包括位于所述N型摻雜隔離層101上且包圍所述源極111的的第一N型輕摻雜區(qū)106。

所述第一N型輕摻雜區(qū)106中形成有位于所述源極111和N型重?fù)诫s區(qū)132之間的N型控制極113；所述N型控制極113、所述源極111和所述N型重?fù)诫s區(qū)通過隔離結(jié)構(gòu)絕緣，所述N型控制極113上加載有所述工作電位Vdd，用于控制所述第一N型輕摻雜區(qū)106的電位。

結(jié)合參考圖2，在本實(shí)施例中，所述N型控制極113、P型襯底100和N型重?fù)诫s區(qū)131構(gòu)成圖2中所示的NPN型三極管12，所述N型控制極113用作所述NPN型三極管12的集電極122，所述P型襯底100用作所述NPN型三極管12的基極120，所述N型重?fù)诫s區(qū)131用作所述NPN型三極管的發(fā)射極121。

本實(shí)施例靜電保護(hù)結(jié)構(gòu)還包括：包圍所述N型重?fù)诫s131區(qū)的第二N型輕摻雜區(qū)107、包圍所述第二N型輕摻雜區(qū)107的第三N型輕摻雜區(qū)103；包圍所述P型重?fù)诫s區(qū)132的第一P型輕摻雜區(qū)108、包圍所述第一P型輕摻雜區(qū)108的 第二P型輕摻雜區(qū)104；以及位于所述N型摻雜隔離層101上的P形外延區(qū)109。所述第三N型輕摻雜區(qū)103位于所述N型摻雜隔離層101上，所述第二P型輕摻雜區(qū)104位于所述襯底100上。

繼續(xù)參考圖2，部分所述P形外延區(qū)109位于所述第三N型輕摻雜區(qū)103和第二N型輕摻雜區(qū)107之間，且所述P形外延區(qū)109與所述P型襯底100在所述N型摻雜隔離層102外側(cè)相連，也就是說，所述P型重?fù)诫s區(qū)132通過P型輕摻雜區(qū)108和所述P形外延區(qū)109、P型襯底100相連，從而能夠控制所述P型襯底100的電位。所述N型重?fù)诫s區(qū)131通過第二N型輕摻雜區(qū)107與所述N型摻雜隔離層101相連，從而能夠所述N型摻雜隔離層101的電位。

結(jié)合參考圖2、圖3，所述N型重?fù)诫s區(qū)131與所述外接端子20電連接，所述N型控制極113與工作電位Vdd電連接，所述P型襯底100通過所述P型重?fù)诫s區(qū)132與所述外接端子20電連接，所述N型重?fù)诫s區(qū)131通過第二N型輕摻雜區(qū)107與所述N型摻雜隔離層101相連，所述N型控制極113通過所述第一N型輕摻雜區(qū)106與所述P形外延區(qū)109相連。

當(dāng)正向電流(正電荷)自所述外接端子20進(jìn)入集成電路21時(shí)，經(jīng)所述外接端子20進(jìn)入的正向電流(正電荷)通過所述P型重?fù)诫s區(qū)132進(jìn)入P型襯底100，使所述NPN型三極管12的基極120(P型襯底100)電位升高，從而打開所述NPN型三極管120，所述外接端子20、NPN型三極管12和工作電位Vdd形成具有電位差的通路，釋放了所述正向電流，從而減小了正向電流對(duì)集成電路的影響。

需要說明的是，在本實(shí)施例中，所述N型重?fù)诫s區(qū)131通過金屬互連結(jié)構(gòu)與所述外接端子20電連接，所述N型控制極113通過金屬互連結(jié)構(gòu)與工作電位Vdd電連接，所述P型LDMOS晶體管11的柵極110、源極111通過金屬互連結(jié)構(gòu)與工作電位Vdd電連接，所述漏極112通過金屬互連結(jié)構(gòu)所述外接端子20電連接，所述P型重?fù)诫s區(qū)132通過金屬互連結(jié)構(gòu)與所述外接端子20電連接，本發(fā)明對(duì)所述上述金屬互連結(jié)構(gòu)的具體結(jié)構(gòu)不做限制，可以采取現(xiàn)有技術(shù)中任意一種金屬互連結(jié)構(gòu)(例如金屬插塞)實(shí)現(xiàn)電連接。

還需要說明的是，在本實(shí)施例中，所述P型重?fù)诫s區(qū)132用于控制所述P型 襯底100的電位，所述N型重?fù)诫s區(qū)131用于控制所述N型摻雜隔離層101的電位。所述P型重?fù)诫s區(qū)132和N型重?fù)诫s區(qū)131均為現(xiàn)有技術(shù)中所述P型LDMOS晶體管11的輔助結(jié)構(gòu)，通過調(diào)整金屬互連結(jié)構(gòu)使得所述N型控制極113、P型襯底100和N型重?fù)诫s區(qū)131構(gòu)成NPN型三極管12，并使現(xiàn)有技術(shù)中的P型LDMOS晶體管11及其輔助結(jié)構(gòu)形成本實(shí)施例的靜電保護(hù)結(jié)構(gòu)。因此，相對(duì)于現(xiàn)有技術(shù)P型LDMOS晶體管的制作工藝，形成本實(shí)施例所述靜電保護(hù)結(jié)構(gòu)的過程無需增加額外的光刻工藝，有效簡化了靜電保護(hù)結(jié)構(gòu)的制作流程，提高了產(chǎn)能。

需要說明的是，在本實(shí)施例中，采用P型LDMOS晶體管11的輔助結(jié)構(gòu)形成所述NPN型三極管12，而不需要單獨(dú)設(shè)計(jì)NPN型三極管12，因此本實(shí)施例靜電保護(hù)結(jié)構(gòu)在集成電路中所占的面積較小。

但是本發(fā)明對(duì)此不作限制，還可以設(shè)置一單獨(dú)的NPN型三極管12(即NPN型三極管不是借助P型LDMOS晶體管的部件形成，而是與P型LDMOS晶體管相互獨(dú)立的器件)，與P型LDMOS晶體管構(gòu)成靜電保護(hù)結(jié)構(gòu)，用于釋放集成電路的正向電流和反向電流，更好地保護(hù)所述集成電路。

還需要說明的是，在本實(shí)施例中，由于所述集成電路21為LDMOS晶體管集成電路，包括大量LDMOS晶體管，所述集成電路21經(jīng)常處于高壓環(huán)境，外界容易產(chǎn)生較大的靜電電流，本實(shí)施例靜電保護(hù)結(jié)構(gòu)的P型LDMOS晶體管11能夠有效地釋放較大的靜電電流，從而更好地保護(hù)LDMOS晶體管集成電路，但是本發(fā)明對(duì)此不做限制，在其他實(shí)施例中，所述靜電保護(hù)結(jié)構(gòu)中的P型晶體管還可以為其他類型的P型晶體管。

本發(fā)明還提供一種集成電路系統(tǒng)，包括：

集成電路；

本發(fā)明提供的所述靜電保護(hù)結(jié)構(gòu)，用于對(duì)所述集成電路進(jìn)行靜電保護(hù)。

具體地，在本實(shí)施例中，所述集成電路可以為LDMOS晶體管集成電路，所述靜電保護(hù)結(jié)構(gòu)可以為上述實(shí)施例所述的靜電保護(hù)結(jié)構(gòu)，但是本發(fā)明對(duì)集成電路的具體類型不做限制。

如上述實(shí)施例所述，本發(fā)明靜電保護(hù)結(jié)構(gòu)包括P型晶體管、NPN型三極管和外接端子，當(dāng)從所述外接端子進(jìn)入的外部靜電為反向電流(負(fù)電荷)時(shí)， 所述P型晶體管處于打開狀態(tài)，經(jīng)所述外接端子、P型晶體管和工作電位形成具有電位差的通路，釋放了所述反向電流，從而減小了反向電流對(duì)集成電路的影響。當(dāng)從所述外接端子進(jìn)入的外部靜電為正向電流(正電荷)時(shí)，經(jīng)所述外接端子進(jìn)入的正向電流(正電荷)使所述NPN型三極管的基極電位升高，并且通常正向電流能夠使NPN型三極管的基極電位在短時(shí)間內(nèi)達(dá)到數(shù)千伏，遠(yuǎn)大于工作電位，從而打開所述NPN型三極管，所述外接端子、NPN型三極管和工作電位形成具有電位差的通路，從而減小了正向電流對(duì)集成電路的影響。

綜上，本發(fā)明集成電路系統(tǒng)中的靜電保護(hù)結(jié)構(gòu)能夠有效地釋放可能進(jìn)入集成電路的正向電流和反向電流，以更好地保護(hù)集成電路，因此本發(fā)明集成電路系統(tǒng)的性能比較穩(wěn)定、可靠性較高。

雖然本發(fā)明披露如上，但本發(fā)明并非限定于此。任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與修改，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以權(quán)利要求所限定的范圍為準(zhǔn)。