本發(fā)明涉及半導(dǎo)體技術(shù)領(lǐng)域，具體涉及一種溝槽電容的制備方法以及該方法制備的溝槽電容。

背景技術(shù)：

在集成電路半個(gè)多世紀(jì)的發(fā)展歷程中，晶體管的特征尺寸遵循摩爾定律不斷縮小，實(shí)現(xiàn)集成電路功能與性能的不斷提高。然而，電容作為最重要的存儲(chǔ)單元，其尺寸卻一直受制于介電材料，無(wú)法有效縮小，大大增加了芯片的總面積，從而，顯著增加了芯片的制造成本。

為此，研發(fā)人員設(shè)計(jì)出三種電容結(jié)構(gòu)：平面電容、堆疊電容、溝槽電容，以減少電容尺寸。為了得到較高的電容密度，一般采用較高介電常數(shù)的薄膜作為平面電容的介電層以減少平面電容尺寸。然而，由于電容擊穿電壓與介電層的介電常數(shù)成反比，因此，采用該方法獲得的平面電容都具有較低的擊穿電壓。堆疊電容通過(guò)多層電容極板與介電層的間隔疊加，有效減少了電容尺寸，然而，隨著芯片有源層厚度的減少，限制了堆疊電容的層數(shù)，從而無(wú)法有效降低電容尺寸。溝槽電容則可以使用高密度的深溝結(jié)構(gòu)在垂直于襯底方向上對(duì)電容面積進(jìn)行有效擴(kuò)展，有效減少了電容尺寸，而且，其他元件還可以形成在溝槽電容上部，進(jìn)一步減少芯片尺寸，從而降低了芯片的制造成本。

中國(guó)專利文獻(xiàn)CN103346148A公開(kāi)了一種直立式電容結(jié)構(gòu)及其制備方法，該方法包括如下步驟：步驟1，在晶圓襯底上并排制作兩個(gè)條形深溝結(jié)構(gòu)；步驟2，在所述條形深溝結(jié)構(gòu)內(nèi)側(cè)壁及晶圓襯底上表面淀積絕緣層；步驟3，在絕緣層之間的深溝中填滿導(dǎo)電材料，形成兩個(gè)條形導(dǎo)電層；步驟4， 通過(guò)刻蝕手段，將所述兩個(gè)條形導(dǎo)電層之間的晶圓襯底及絕緣層去掉，形成一條直立的、與導(dǎo)電層等高的深溝結(jié)構(gòu)；步驟5，在步驟4形成的深溝結(jié)構(gòu)內(nèi)填充介電材料，形成介電層；步驟6，在晶圓襯底背部減薄處理，直至裸露導(dǎo)電層。該直立式電容結(jié)構(gòu)能夠有效減少電容的平面面積，從而實(shí)現(xiàn)芯片體積的減小，然而，在集成電路領(lǐng)域，元件的尺寸是限制工藝的主要因素。從該專利文獻(xiàn)的實(shí)施例2中可以看出，深溝的深度為60μm-500μm、寬度為3μm-5μm、間距為2μm-5μm，刻蝕深寬比過(guò)大、深溝間的間距過(guò)小?，F(xiàn)有技術(shù)中，無(wú)論是干法刻蝕工藝還是濕法刻蝕工藝，均無(wú)法實(shí)現(xiàn)在襯底上形成兩個(gè)間距僅為2μm-5μm，且深度深達(dá)60μm-500μm的條形深溝，兩條深溝極易刻穿，良品率極低、生產(chǎn)成本極高，不具有實(shí)際工業(yè)生產(chǎn)運(yùn)用價(jià)值。因此，上述方法很難實(shí)現(xiàn)甚至不能實(shí)現(xiàn)如此精密電容結(jié)構(gòu)的工業(yè)化生產(chǎn)。

技術(shù)實(shí)現(xiàn)要素：

為此，本發(fā)明所要解決的是現(xiàn)有溝槽電容的制備方法精度要求高、不易實(shí)現(xiàn)工業(yè)化生產(chǎn)的問(wèn)題，從而提供一種工藝簡(jiǎn)單、易實(shí)施的溝槽電容的制備方法以及該方法制備的溝槽電容。

為解決上述技術(shù)問(wèn)題，本發(fā)明采用的技術(shù)方案如下：

本發(fā)明所述的一種溝槽電容的制備方法，包括如下步驟：

S1、在襯底上開(kāi)設(shè)第一溝槽；

S2、在所述第一溝槽中形成至少一個(gè)多晶硅電容極板，所述電容極板的厚度方向與所述第一溝槽的深度方向垂直；

S3、在所述電容極板上形成與之直接層疊設(shè)置的介電層。

作為本發(fā)明實(shí)施方式之一，所述步驟S2包括：

S211、在所述第一溝槽中填充多晶硅，并對(duì)所述多晶硅進(jìn)行離子摻雜，形成多晶硅填充層；

S212、在所述多晶硅填充層中開(kāi)設(shè)在長(zhǎng)度方向和深度方向貫通的第二溝槽，形成電容第一極板；

所述步驟S3中，所述介電層直接層疊設(shè)置在所述第一極板上。

所述步驟S3之后還包括：在所述第二溝槽內(nèi)填充多晶硅，并對(duì)所述多晶硅進(jìn)行離子摻雜；通過(guò)光刻、刻蝕方法去除晶片表面沉積的多晶硅，形成電容第二極板。

作為本發(fā)明又一實(shí)施方式，所述步驟S2包括：

S221、在所述第一溝槽中填充多晶硅，并對(duì)所述多晶硅進(jìn)行離子摻雜，形成多晶硅填充層；

S222、在所述多晶硅填充層中開(kāi)設(shè)沿所述第一溝槽長(zhǎng)度方向和深度方向貫通的第二溝槽，形成兩層彼此分離的電容第一極板和第二極板。

所述步驟S3包括：在所述第二溝槽中填充介電材料，形成介電層。

優(yōu)選地，所述第一溝槽的橫截面為方形或者圓形或者長(zhǎng)條形。

優(yōu)選地，所述第一溝槽的開(kāi)設(shè)步驟為：

在所述襯底上形成第一掩膜層；

以所述第一掩膜層為掩膜對(duì)所述襯底進(jìn)行刻蝕。

所述第二溝槽的開(kāi)設(shè)步驟為：

在所述多晶硅填充層上形成第二掩膜層；

以所述第二掩膜層為掩膜對(duì)所述多晶硅填充層進(jìn)行刻蝕。

優(yōu)選地，所述步驟S3之后還包括形成覆蓋所述溝槽電容的第四氧化層的步驟。

優(yōu)選地，還包括在所述第四氧化層中形成貫通所述第四氧化層，并分別接觸所述第一極板、所述第二極板的電容引線孔，并在所述電容引線孔中沉積導(dǎo)電引線形成電容引線的步驟。

本發(fā)明的上述技術(shù)方案相比現(xiàn)有技術(shù)具有以下優(yōu)點(diǎn)：

1、本發(fā)明所述的一種溝槽電容的制備方法，通過(guò)兩次刻蝕、兩次沉積工藝制得，工藝簡(jiǎn)單、介電層厚度可調(diào)、精度要求低，不但能實(shí)現(xiàn)工業(yè)化生產(chǎn)，而且制備成本低。

2、本發(fā)明所述的一種溝槽電容的制備方法，所述溝槽電容中的各組件能夠與同一IC中的薄膜晶體管同層制備，能夠有效簡(jiǎn)化生產(chǎn)工藝，降低工藝成本。

3、本發(fā)明所述的一種溝槽電容，不但介電層厚度小，單位面積電容值高，而且制備工藝簡(jiǎn)單、易實(shí)現(xiàn)工業(yè)化生產(chǎn)。

附圖說(shuō)明

為了使本發(fā)明的內(nèi)容更容易被清楚的理解，下面根據(jù)本發(fā)明的具體實(shí)施例并結(jié)合附圖，對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明，其中

圖1-8為本發(fā)明實(shí)施例1所述溝槽電容在制備流程中的剖視圖；

圖9-12為本發(fā)明實(shí)施例2所述溝槽電容在制備流程中的剖視圖；

圖13是本發(fā)明實(shí)施例1所述的溝槽電容的制備流程圖；

圖14是本發(fā)明實(shí)施例2所述的溝槽電容的制備流程圖；

圖中附圖標(biāo)記表示為：1-襯底、2-鈍化層、31-多晶硅填充層、32-第一極板、33-第二極板、4-介電層、51-第一掩膜層、52-第二掩膜層、6-第四氧化層、7-電容引線孔、8-電容引線。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明的實(shí)施方式作進(jìn)一步地詳細(xì)描述。

本發(fā)明可以以許多不同的形式實(shí)施，而不應(yīng)該被理解為限于在此闡述的實(shí)施例。相反，提供這些實(shí)施例，使得本公開(kāi)將是徹底和完整的，并且將把本發(fā)明的構(gòu)思充分傳達(dá)給本領(lǐng)域技術(shù)人員，本發(fā)明將僅由權(quán)利要求來(lái)限定。在附圖中，為了清晰起見(jiàn)，會(huì)夸大層和區(qū)域的尺寸和相對(duì)尺寸。

實(shí)施例1

本實(shí)施例提供一種溝槽電容及其制備方法，如圖8所示，所示溝槽電容包括垂直形成在襯底1中且彼此隔離的電容第一極板32、第二極板33，以及夾設(shè)在兩塊所示電容極板32、33中的介電層4。

本實(shí)施例中，所述電容極板32、33為摻入雜質(zhì)P的多晶硅極板，電阻值小于15Ω/□，賦予所述溝槽電容較大的電容值。

所述襯底1為硅襯底，作為本發(fā)明的可變換實(shí)施例，所述襯底1選自但不限于N型硅襯底及P型硅襯底，均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

所述溝槽電容的制備方法，如圖13所示，包括如下步驟：

S1、如圖1所示，在所述襯底1上生長(zhǎng)第一氧化層，在所述第一氧化層上形成第一光刻膠層，通過(guò)曝光、顯影工藝在所述第一氧化層上形成光刻膠掩膜圖案，通過(guò)刻蝕工藝對(duì)所述第一氧化層進(jìn)行刻蝕，形成第一掩膜層51；然后去除光刻膠。

本實(shí)施例中，所述第一氧化層為二氧化硅層，厚度為作為本發(fā)明可變換實(shí)施例，所述第一氧化層厚度可以為均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

如圖2所示，以所述第一掩膜層51為掩膜對(duì)所述襯底1進(jìn)行刻蝕，在襯底1上開(kāi)設(shè)第一溝槽61，并除去所述第一掩膜層51。

所述第一溝槽61的橫截面選自但不限于方形或者圓形或者長(zhǎng)條形等任意形狀，本實(shí)施例中，為了進(jìn)一步減少所述溝槽電容的面積，增大單位面積的電容值，所述第一溝槽61的橫截面優(yōu)選為四邊為直線的長(zhǎng)條形。作為本發(fā)明 的可變換實(shí)施例，所述長(zhǎng)條形的四邊還可以為曲線或折線，均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

所述第一溝槽61的長(zhǎng)度可以根據(jù)產(chǎn)品要求與襯底尺寸任意選擇，所述第一溝槽61的寬度可以為不小于1μm，所述第一溝槽61的深度可以為2μm～20μm；本實(shí)施例中，所述第一溝槽61的長(zhǎng)度優(yōu)選為100μm，所述第一溝槽61的寬度優(yōu)選為2μm，所述第一溝槽61的深度優(yōu)選為20μm。

S2、在所述第一溝槽61中形成至少一個(gè)多晶硅電容極板，所述電容極板的厚度方向與所述第一溝槽61的深度方向垂直，本實(shí)施例中具體為：

S221、如圖3所示，在所述第一溝槽61的側(cè)壁上沉積第二氧化層，形成鈍化絕緣層2；所述第二氧化層為二氧化硅層，厚度為作為本發(fā)明可變換實(shí)施例，所述第二氧化層厚度可以為均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

如圖4所示，采用低壓化學(xué)氣相沉積(LPCVD)工藝，在所述第一溝槽61中填充多晶硅，并采用臨場(chǎng)摻雜(in-siti)工藝在所述多晶硅中摻入雜質(zhì)P³⁺，形成多晶硅填充層31。

S222、如圖5所示，在所述多晶硅填充層31上生長(zhǎng)第三氧化層，并在所述第三氧化層上形成第二光刻膠層，通過(guò)曝光、顯影工藝在所述第三氧化層上形成光刻膠掩膜圖案，以所述第二光刻膠層為掩膜，通過(guò)刻蝕工藝對(duì)所述第三氧化層進(jìn)行圖案化，形成所述第二掩膜層52。

如圖6所示，以所述第二掩膜層52為掩膜，通過(guò)刻蝕工藝，先進(jìn)行多晶硅回刻(由所述多晶硅填充層31上表面回刻至鈍化絕緣層2)，再在所述多晶硅填充層31中開(kāi)設(shè)在長(zhǎng)度方向和深度方向貫通的第二溝槽62，僅形成電容第一極板32。

S3、如圖6所示，在所述第一極板32靠近所述第二溝槽62的側(cè)壁上生長(zhǎng)介電材料，形成介電層4；本方法中，所述介電層4通過(guò)爐管熱氧化生長(zhǎng)制得，其厚度可以任意選擇，即本發(fā)明所述的方法能夠?qū)崿F(xiàn)所述電容介電層4的厚度可控。由于所述介電層的厚度越大，單位面積電容值越低，因此，本 實(shí)施例所述介電層4的厚度優(yōu)選為

如圖7所示，在所述第二溝槽62中填充多晶硅，并對(duì)所述多晶硅進(jìn)行離子摻雜，通過(guò)光刻，刻蝕去除晶片表面除第二電極引線的多晶硅，形成電容第二極板33。在此步刻蝕中，由于第一電極32上只有介電層4很薄的氧化層阻擋，為了有效避免第一電極32中的多晶硅損傷，需要按第二次沉積的多晶硅厚度，及蝕刻速率控制刻蝕的時(shí)間，不能過(guò)刻太大。

S4、優(yōu)選地，如圖8所示，步驟S3之后還包括形成覆蓋電容所述第一極板32、所述第二極板33以及所述介電層4的第四氧化層6的步驟。其中，所述第四氧化層6厚度為700nm～900nm，優(yōu)選為通過(guò)PECVD或APCVD沉積的硼磷硅玻璃(BPSG)，在爐管900℃左右回流平坦化制得。作為本發(fā)明的可變換實(shí)施例，工藝回流平坦化工藝還可以為850℃～950℃，均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

S5、優(yōu)選地，如圖8所示，在所述第四氧化層6中形成貫通所述第四氧化層6，并分別接觸所述第一極板32、所述第二極板33電容引線孔7，所述電極孔7應(yīng)沿所述第一溝槽61的長(zhǎng)度方法均勻分布。

在所述電極孔7內(nèi)濺射導(dǎo)電物質(zhì)，本實(shí)施例優(yōu)選為鋁，通過(guò)刻蝕工藝圖案化，最終形成電容引線8。

實(shí)施例2

本實(shí)施例提供一種溝槽電容及其制備方法，如圖12所示，所示溝槽電容包括垂直形成在襯底1中且彼此隔離的電容第一極板32、第二極板33，以及夾設(shè)在兩塊所示電容極板32、33中的介電層4。

本實(shí)施例中，所述電容極板32、33為摻入雜質(zhì)P的多晶硅極板，電阻值小于15Ω/□，賦予所述溝槽電容較大的電容值。

所述襯底1為硅襯底，作為本發(fā)明的可變換實(shí)施例，所述襯底1選自但不限于N型硅襯底及P型硅襯底，均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

所述溝槽電容的制備方法，如圖14所示，包括如下步驟：

S1、如圖1所示，在所述襯底1上生長(zhǎng)第一氧化層，在所述第一氧化層上形成第一光刻膠層，通過(guò)曝光、顯影工藝在所述第一氧化層上形成光刻膠掩膜圖案，通過(guò)刻蝕工藝對(duì)所述第一氧化層進(jìn)行刻蝕，形成第一掩膜層51；然后去除光刻膠。

本實(shí)施例中，所述第一氧化層為二氧化硅層，厚度為作為本發(fā)明可變換實(shí)施例，所述第一氧化層厚度可以為均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

如圖2所示，以所述第一掩膜層51為掩膜對(duì)所述襯底1進(jìn)行刻蝕，在襯底1上開(kāi)設(shè)第一溝槽61，并除去所述第一掩膜層51。

所述第一溝槽61的橫截面選自但不限于方形或者圓形或者長(zhǎng)條形等任意形狀，本實(shí)施例中，為了進(jìn)一步減少所述溝槽電容的面積，增大單位面積的電容值，所述第一溝槽61的橫截面優(yōu)選為四邊為直線的長(zhǎng)條形。作為本發(fā)明的可變換實(shí)施例，所述長(zhǎng)條形的四邊還可以為曲線或折線，均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

所述第一溝槽61的長(zhǎng)度可以根據(jù)產(chǎn)品要求與襯底尺寸任意選擇，所述第一溝槽61的寬度可以為不小于1μm，所述第一溝槽61的深度可以為2μm～20μm；本實(shí)施例中，所述第一溝槽61的長(zhǎng)度優(yōu)選為100μm，所述第一溝槽61的寬度優(yōu)選為2μm，所述第一溝槽61的深度優(yōu)選為20μm。

S2、在所述第一溝槽61中形成至少一個(gè)多晶硅電容極板，所述電容極板的厚度方向與所述第一溝槽61的深度方向垂直，本實(shí)施例中具體為：

S211、如圖3所示，在所述第一溝槽61的側(cè)壁上沉積第二氧化層，形成鈍化絕緣層2；所述第二氧化層為二氧化硅層，厚度為作為本發(fā)明可變換實(shí)施例，所述第二氧化層厚度可以為均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

如圖4所示，采用低壓化學(xué)氣相沉積(LPCVD)工藝，在所述第一溝槽61中填充多晶硅，并采用臨場(chǎng)摻雜(in-siti)工藝在所述多晶硅中摻入雜質(zhì)P³⁺， 形成多晶硅填充層31。本實(shí)施例中，所述雜質(zhì)離子通過(guò)爐管摻雜，劑量可達(dá)10E16ion/cm²；作為本發(fā)明的可變換實(shí)施例，所述摻雜離子的種類和摻雜濃度不限于此，所述離子還可以為P³⁺、As³⁺、B⁺中的至少一種，所述多晶硅填充層31的電阻小于15Ω/□即可實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

S212、如圖9所示，在所述多晶硅填充層31上生長(zhǎng)第三氧化層，并在所述第三氧化層上形成第二光刻膠層，通過(guò)曝光、顯影工藝在所述第三氧化層上形成光刻膠掩膜圖案，以所述第二光刻膠層為掩膜，通過(guò)刻蝕工藝對(duì)所述第三氧化層進(jìn)行圖案化，形成所述第二掩膜層52。

如圖10所示，以所述第二掩膜層52為掩膜，通過(guò)刻蝕工藝，先進(jìn)行多晶硅回刻(由所述多晶硅填充層31上表面回刻至鈍化絕緣層2)，再在所述多晶硅填充層31中開(kāi)設(shè)在長(zhǎng)度方向和深度方向貫通的第二溝槽62，形成兩層彼此分離的電容第一極板32、第二極板33。

S3、如圖11所示，通過(guò)LPCVD淀積TEOS(正硅酸乙酯)工藝在所述第二溝槽62中填充電容介電材料，形成介電層4。

此時(shí)，由于所述第二溝槽62的寬度即為電容介電層4的厚度，即實(shí)現(xiàn)了所述電容介電層4的厚度可控，所述第二溝槽62的寬度決定了所述溝槽電容單位面積電容值的大小。所述第二溝槽62的寬度可以為40nm～100nm，本實(shí)施例優(yōu)選為40nm。

去除所述第二光刻膠層，并通過(guò)氧化刻蝕工藝(buffer oxide etch，BOE)去除所述第二掩膜層52，并預(yù)留出所述溝槽電容電極引線的位置。

S4、優(yōu)選地，如圖12所示，步驟S3之后還包括形成覆蓋電容所述第一極板32、所述第二極板33以及所述介電層4的第四氧化層6的步驟。其中，所述第四氧化層6厚度為700nm～900nm，優(yōu)選為通過(guò)PECVD或APCVD沉積的硼磷硅玻璃(BPSG)，在爐管900℃左右回流平坦化制得。作為本發(fā)明的可變換實(shí)施例，工藝回流平坦化工藝還可以為850℃～950℃，均可以實(shí)現(xiàn)本發(fā)明的目的，屬于本發(fā)明的保護(hù)范圍。

S5、優(yōu)選地，如圖12所示，在所述第四氧化層6中形成貫通所述第四氧 化層6，并分別接觸所述第一極板32、所述第二極板33電容引線孔7，所述電極孔7應(yīng)沿所述第一溝槽61的長(zhǎng)度方法均勻分布。

在所述電極孔7內(nèi)濺射導(dǎo)電物質(zhì)，本實(shí)施例優(yōu)選為鋁，通過(guò)刻蝕工藝圖案化，最終形成電容引線8。

由上述實(shí)施例可以明顯看出，本發(fā)明所述的溝槽電容的制備方法，其制備工藝完全同CMOS(Complementary Metal Oxide Semiconductor，互補(bǔ)金屬氧化物半導(dǎo)體)制備工藝，不但能夠與COMS工藝可以完全融合，而且，工藝成熟、可靠性高、制造成本低。

顯然，上述實(shí)施例僅僅是為清楚地說(shuō)明所作的舉例，而并非對(duì)實(shí)施方式的限定。對(duì)于所屬領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在上述說(shuō)明的基礎(chǔ)上還可以做出其它不同形式的變化或變動(dòng)。這里無(wú)需也無(wú)法對(duì)所有的實(shí)施方式予以窮舉。而由此所引伸出的顯而易見(jiàn)的變化或變動(dòng)仍處于本發(fā)明的保護(hù)范圍之中。