大功率肖特基勢壘器件的制作方法
【專利摘要】本實用新型公開一種大功率肖特基勢壘器件，位于所述單晶硅外延層上部并開口于所述單晶硅外延層上表面的溝槽，其特征在于：所述溝槽四壁均具有第一二氧化硅氧化層，一導電多晶硅體嵌入所述溝槽內，位于導電多晶硅體中下部的多晶硅中下部位于溝槽內且與單晶硅外延層之間設有所述第一二氧化硅氧化層，位于導電多晶硅體上部的多晶硅上部位于上金屬層內，位于單晶硅外延層內的上部區(qū)域且位于所述溝槽上部外側四周具有第二導電類型摻雜區(qū)，第二導電類型摻雜區(qū)與單晶硅外延層的接觸面為弧形面，所述第二導電類型摻雜區(qū)位于單晶硅外延層的深度小于導電多晶硅體位于單晶硅外延層的深度。本實用新型有源區(qū)面積得到了適當增加，器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，器件漏電流降低。
【專利說明】
大功率肖特基勢壘器件
【技術領域】
[0001]本實用新型涉及肖特基勢壘器件，特別涉及一種大功率肖特基勢壘器件。
【背景技術】
[0002]肖特基勢壘二極管是利用金屬與半導體接觸形成的金屬一半導體結原理制作的。傳統(tǒng)的平面型肖特基勢壘二極管器件通常由位于下方的高摻雜濃度的N +襯底和位于上方的低摻雜濃度的N —外延生長層構成，高摻雜濃度的N +襯底底面沉積下金屬層形成歐姆接觸，構成肖特基勢壘二極管的陰極；低摻雜濃度的N—外延生長層頂面沉積上金屬層形成肖特基勢壘接觸，構成肖特基勢壘二極管的陽極。金屬與N型單晶硅的功函數(shù)差形成勢壘，該勢壘的高低決定了肖特基勢壘二極管的特性，較低的勢壘可以減小正向導通開啟電壓，但是會使反向漏電增大，反向阻斷電壓降低；反之，較高的勢壘會增大正向導通開啟電壓，同時使反向漏電減小，反向阻斷能力增強。然而，與PN結二極管相比，傳統(tǒng)的平面型肖特基勢壘二極管總體來說反向漏電大，反向阻斷電壓低。針對上述問題，溝槽式肖特基勢壘二極管整流器件被發(fā)明出來，其具有低正向導通開啟電壓的同時，克服了上述平面型肖特基二極管的缺點。
[0003]肖特基二極管作為一種常規(guī)的整流器件已被大家熟知，其用于開關式電源及其它高速電開關式設備，傳統(tǒng)的肖特基二極管反向阻斷電壓低，反向漏電流大，而溝槽型肖特基二極管整流器件可以很好的解決此問題。為此，如何克服上述不足，并進一步優(yōu)化肖特基勢壘二極管整流器件性能和提高器件可靠性是本實用新型研究的課題。
【發(fā)明內容】
[0004]本實用新型目的是提供一種大功率肖特基勢壘器件，該大功率肖特基勢壘器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，第二導電類型區(qū)域耗盡夾斷，保護了器件表面的肖特基勢壘，器件漏電流降低。
[0005]為達到上述目的，本實用新型采用的技術方案是:
[0006]一種大功率肖特基勢壘器件，該肖特基勢壘整流器件的有源區(qū)由若干個肖特基勢壘單胞并聯(lián)構成；在截面上，每個肖特基勢壘單胞包括硅片，位于所述硅片背面的下金屬層，位于所述硅片正面的上金屬層，所述硅片下部與所述下金屬層連接的第一導電類型重摻雜的單晶硅襯底，所述硅片上部與上金屬層連接的第一導電類型輕摻雜的單晶硅外延層，位于所述單晶硅外延層上部并開口于所述單晶硅外延層上表面的溝槽，所述溝槽四壁均具有第一二氧化娃氧化層，一導電多晶娃體嵌入所述溝槽內，位于導電多晶娃體中下部的多晶娃中下部位于溝槽內且與單晶娃外延層之間設有所述第一二氧化娃氧化層，位于導電多晶硅體上部的多晶硅上部位于上金屬層內，且多晶硅上部四周與上金屬層之間設有第二二氧化硅氧化層；
[0007]位于單晶硅外延層內的上部區(qū)域且位于所述溝槽上部外側四周具有第二導電類型摻雜區(qū)，第二導電類型摻雜區(qū)與單晶硅外延層的接觸面為弧形面，所述第二導電類型摻雜區(qū)位于單晶硅外延層的深度小于導電多晶硅體位于單晶硅外延層的深度。
[0008]上述技術方案中進一步改進的技術方案如下:
[0009]1.上述方案中，所述導電多晶硅體中多晶硅上部與多晶硅中下部的高度比為1:5?7。
[0010]2.所述第二導電類型摻雜區(qū)的深度與導電多晶硅體的深度比為0.8?1:10。由于上述技術方案運用，本實用新型與現(xiàn)有技術相比具有下列優(yōu)點和效果:
[0011]1.本實用新型大功率肖特基勢壘器件，其溝槽四壁均具有第一二氧化硅氧化層，一導電多晶硅體嵌入所述溝槽內，位于導電多晶硅體中下部的多晶硅中下部位于溝槽內且與單晶硅外延層之間設有所述第一二氧化硅氧化層，位于導電多晶硅體上部的多晶硅上部位于上金屬層內，且多晶硅上部四周與上金屬層之間設有第二二氧化硅氧化層，改善了器件的可靠性，同時由于第二二氧化硅氧化層的存在，電勢線密度將在溝槽的頂部降低，進一步降低了器件的漏電。
[0012]2.本實用新型大功率肖特基勢壘器件，其其進一步包括位于單晶硅外延層內的上部區(qū)域且位于所述溝槽上部外側四周具有第二導電類型摻雜區(qū)，第二導電類型摻雜區(qū)與單晶硅外延層的接觸面為弧形面，所述第二導電類型摻雜區(qū)位于單晶硅外延層的深度小于導電多晶硅體位于單晶硅外延層的深度，器件正向壓降和器件損耗均得到了減小，且在器件反向關斷時，第二導電類型區(qū)域耗盡夾斷，保護了器件表面的肖特基勢壘，器件漏電流降低。
【專利附圖】
【附圖說明】
[0013]附圖1為本實用新型大功率肖特基勢壘器件截面結構示意圖；
[0014]附圖2A-2E為本實用新型大功率肖特基勢壘器件的制造方法流程圖。
[0015]以上附圖中，1、肖特基勢壘單胞；2、硅片；3、下金屬層；4、上金屬層；5、單晶硅襯底；6、單晶硅外延層；7、溝槽；8、第一二氧化硅氧化層；9、導電多晶硅體；91、多晶硅中下部；92、多晶硅上部；10、第二二氧化硅氧化層；11、第二導電類型摻雜區(qū)。
【具體實施方式】
[0016]下面結合附圖及實施例對本實用新型作進一步描述:
[0017]實施例:一種大功率肖特基勢壘器件，該肖特基勢壘整流器件的有源區(qū)由若干個肖特基勢壘單胞I并聯(lián)構成；在截面上，每個肖特基勢壘單胞I包括硅片2，位于所述硅片2背面的下金屬層3，位于所述硅片2正面的上金屬層4，所述硅片2下部與所述下金屬層3連接的第一導電類型重摻雜的單晶硅襯底5，所述硅片2上部與上金屬層4連接的第一導電類型輕摻雜的單晶硅外延層6，位于所述單晶硅外延層6上部并開口于所述單晶硅外延層6上表面的溝槽7 ;所述溝槽7四壁均具有第一二氧化娃氧化層8,—導電多晶娃體9嵌入所述溝槽7內，位于導電多晶硅體9中下部的多晶硅中下部91位于溝槽7內且與單晶硅外延層6之間設有所述第一二氧化娃氧化層8,位于導電多晶娃體9上部的多晶娃上部92位于上金屬層4內，且多晶硅上部92四周與上金屬層4之間設有第二二氧化硅氧化層10 ；
[0018]位于單晶硅外延層6內的上部區(qū)域且位于所述溝槽7上部外側四周具有第二導電類型摻雜區(qū)11，第二導電類型摻雜區(qū)11與單晶硅外延層6的接觸面為弧形面，所述第二導電類型摻雜區(qū)位于單晶硅外延層6的深度小于導電多晶硅體9位于單晶硅外延層6的深度。
[0019]上述導電多晶硅體9中多晶硅上部92與多晶硅中下部91的高度比為1:6。
[0020]上述第二導電類型摻雜區(qū)的深度與導電多晶硅體9的深度比為0.8:10。
[0021]一種用于制造上述大功率肖特基勢壘器件的制造方法，該制造方法包括下列工藝步驟:
[0022]步驟一、在第一導電類型重摻雜的單晶硅襯底5上，生長第一導電類型輕摻雜的單晶娃外延層6 ；
[0023]步驟二、在單晶硅外延層6上表面生長第一介質層，該介質層可以是氮化硅層，或者二氧化娃層和氮化娃層的復合層；
[0024]步驟三、對介質層實施光刻，定義出溝槽7的圖形；
[0025]步驟四、采用干法刻蝕方法，選擇性除去未被光刻膠保護的介質層，曝露出溝槽7圖形對應的外延層，而除去光刻膠后保留下來的介質層作為介質硬掩膜使用；
[0026]步驟五、以介質硬掩膜為保護，采用干法刻蝕方法選擇性刻蝕曝露出的外延層單晶硅，在單晶硅外延層6中形成溝槽7，溝槽7之間形成具有一定寬度的凸臺；
[0027]步驟六、在整個結構表面均勻生長第一二氧化硅氧化層8 ；
[0028]步驟七、在整個結構表面沉積第一導電類型重摻雜導電多晶硅層，通過化學機械研磨方法選擇性去除部分導電多晶硅，使導電多晶硅層上表面與介質層上表面平齊，形成導電多晶硅體9 ;
[0029]步驟八、刻蝕第一介質層暴露出娃外延表面；
[0030]步驟九、對有源區(qū)進行光刻，并選擇性注入第二導電類型的第二導電類型摻雜區(qū)11;
[0031]步驟十、淀積第二介質層，該介質層一般為二氧化硅層；
[0032]步驟^^一、采用spacer腐蝕工藝腐蝕掉第二介質層，得到第二二氧化硅氧化層10 ；
[0033]步驟十二、沉積上金屬層4到整個結構表面，該上金屬層4與凸臺上表面連接形成肖特基勢壘接觸，與導電多晶硅區(qū)的上表面連接形成歐姆接觸；
[0034]步驟十三、在襯底的底面上沉積下金屬層3，該下金屬層3與單晶硅襯底5下底面連接形成歐姆接觸。
[0035]上述實施例只為說明本實用新型的技術構思及特點，其目的在于讓熟悉此項技術的人士能夠了解本實用新型的內容并據(jù)以實施，并不能以此限制本實用新型的保護范圍。凡根據(jù)本實用新型精神實質所作的等效變化或修飾，都應涵蓋在本實用新型的保護范圍之內。
【權利要求】
1.一種大功率肖特基勢壘器件，該肖特基勢壘整流器件的有源區(qū)由若干個肖特基勢壘單胞(I)并聯(lián)構成；在截面上，每個肖特基勢壘單胞(I)包括硅片(2 )，位于所述硅片(2 )背面的下金屬層(3)，位于所述硅片(2)正面的上金屬層(4)，所述硅片(2)下部與所述下金屬層(3)連接的第一導電類型重摻雜的單晶硅襯底(5)，所述硅片(2)上部與上金屬層(4)連接的第一導電類型輕摻雜的單晶娃外延層(6),位于所述單晶娃外延層(6)上部并開口于所述單晶硅外延層(6)上表面的溝槽(7)，其特征在于:所述溝槽(7)四壁均具有第一二氧化硅氧化層(8)，一導電多晶硅體(9)嵌入所述溝槽(7)內，位于導電多晶硅體(9)中下部的多晶硅中下部(91)位于溝槽(7 )內且與單晶硅外延層(6 )之間設有所述第一二氧化硅氧化層(8)，位于導電多晶硅體(9)上部的多晶硅上部(92)位于上金屬層(4)內，且多晶硅上部(92)四周與上金屬層(4)之間設有第二二氧化硅氧化層(10)； 位于單晶硅外延層(6)內的上部區(qū)域且位于所述溝槽(7)上部外側四周具有第二導電類型摻雜區(qū)(11)，第二導電類型摻雜區(qū)(11)與單晶硅外延層(6)的接觸面為弧形面，所述第二導電類型摻雜區(qū)位于單晶硅外延層(6)的深度小于導電多晶硅體(9)位于單晶硅外延層(6)的深度。
2.根據(jù)權利要求1所述的大功率肖特基勢壘器件，其特征在于:所述導電多晶硅體(9)中多晶硅上部(92)與多晶硅中下部(91)的高度比為1:5?7。
3.根據(jù)權利要求1所述的大功率肖特基勢壘器件，其特征在于:所述第二導電類型摻雜區(qū)(11)的深度與導電多晶硅體(9)的深度比為0.8^1:10o
【文檔編號】H01L29/06GK203983294SQ201420385324
【公開日】2014年12月3日 申請日期:2014年7月11日 優(yōu)先權日:2014年7月11日
【發(fā)明者】徐吉程, 毛振東, 薛璐 申請人:蘇州硅能半導體科技股份有限公司