3d nand閃存的形成方法
【專利摘要】本發(fā)明提出了一種3D NAND閃存的形成方法，在第一刻蝕后，增加第二刻蝕去除陣列串側(cè)壁的多余的導體層，且側(cè)向蝕刻存儲層形成存儲層凹槽，之后形成阻擋介質(zhì)層，以削弱存儲層之間的擴散效應，從而避免存儲層之間出現(xiàn)互聯(lián)現(xiàn)象，此外，在隔離介質(zhì)層被研磨之后，增加快速熱退火工藝能夠修復刻蝕中等離子體引入的損傷。
【專利說明】3D NAND閃存的形成方法
【技術領域】
[0001]本發(fā)明涉及半導體制造領域，尤其涉及一種3D NAND閃存的形成方法。
【背景技術】
[0002]隨著平面型閃存存儲器的發(fā)展，半導體的生產(chǎn)工藝取得了巨大的進步。但是最近幾年，平面型閃存的發(fā)展遇到了各種挑戰(zhàn):物理極限，現(xiàn)有顯影技術極限以及存儲電子密度極限等。在此背景下，為解決平面閃存遇到的困難以及最求更低的單位存儲單元的生產(chǎn)成本，各種不同的三維(3D)閃存存儲器結構應運而生，例如3D NAND閃存。
[0003]具體的，請參考圖1，圖1為現(xiàn)有技術中3D NAND閃存結構中陣列串的剖面示意圖，包括襯底10、多個交錯堆疊的層間介質(zhì)層20和存儲單元、多晶硅40、多晶硅介質(zhì)層41，其中，所述多晶硅介質(zhì)層41形成于所述多晶硅40內(nèi)，所述多個交錯堆疊的層間介質(zhì)層20和存儲單元形成于所述多晶硅40的兩側(cè)，從而組成一個陣列串，所述存儲單元由存儲層31和存儲介質(zhì)層32組成。
[0004]在現(xiàn)有的垂直型溝道的三維閃存結構中，通常存儲層31應用金屬鎢(W)作為控制柵來取代常規(guī)的多晶硅。因為在3D NAND閃存的制程中，很難使控制柵的多晶硅形成CoSi，最終導致控制柵的高電阻。而W的引入，主要是利用導體W的低電阻，從而提升整個器件的電學特性。然而W的引入，后續(xù)對W進行干法蝕刻隔絕W時，干法蝕刻必定會引入等離子體對存儲介質(zhì)層32 (通常為氧化硅-氮化硅-氧化硅的組合，0N0)造成損傷。且W作為金屬具有較好的擴散特性，在干法蝕刻后，亦容易擴散而形成W的互聯(lián)50 (Bridge)。所以W的bridge和存儲介質(zhì)層32的損傷一直是3D NAND閃存引入W后的最大挑戰(zhàn)。
[0005]其中，控制柵W的蝕刻一直是難點。W的殘留引起的互聯(lián)50和等離子體對存儲介質(zhì)層32的損傷兩者之間如何取得平衡是本領域技術人員一直致力于解決的問題。
【發(fā)明內(nèi)容】
[0006]本發(fā)明的目的在于提供一種3D NAND閃存的形成方法，能夠在避免存儲層發(fā)生互聯(lián)的同時還能夠修復等離子體引入的損傷。
[0007]為了實現(xiàn)上述目的，本發(fā)明提出了一種3D NAND閃存的形成方法，包括步驟:
[0008]提供襯底，所述襯底上形成有多個陣列串，相鄰的陣列串之間設有溝槽，所述溝槽暴露出所述襯底，所述陣列串及襯底表面上覆蓋有導體層；
[0009]采用第一刻蝕工藝刻蝕所述導體層，形成存儲層；
[0010]采用第二刻蝕工藝刻蝕所述存儲層，形成存儲層凹槽；
[0011]在所述陣列串、襯底及存儲層凹槽的表面形成阻擋介質(zhì)層；
[0012]采用第三刻蝕工藝刻蝕所述阻擋介質(zhì)層，暴露出所述襯底的表面及陣列串的頂部;
[0013]在所述陣列串的頂部及溝槽內(nèi)形成隔離介質(zhì)層；
[0014]研磨所述隔離介質(zhì)層，暴露出所述陣列串的頂部；
[0015]進行快速退火工藝。
[0016]進一步的，所述陣列串包括:多晶硅、多晶硅介質(zhì)層及多個堆疊的層間介質(zhì)層和形成于相鄰的層間介質(zhì)層之間的存儲單元，所述多晶硅介質(zhì)層形成于所述多晶硅內(nèi)，所述層間介質(zhì)層和存儲單元均位于所述多晶硅的兩側(cè)，所述存儲單元由存儲層和存儲介質(zhì)層組成，所述存儲介質(zhì)層位于所述存儲層、層間介質(zhì)層及多晶硅之間。
[0017]進一步的，所述多晶硅介質(zhì)層和層間介質(zhì)層均為氧化硅，所述存儲介質(zhì)層為氧化硅-氮化硅-氧化硅的組合。
[0018]進一步的，所述導體層的材質(zhì)為鎢。
[0019]進一步的，所述第一刻蝕工藝為干法刻蝕。
[0020]進一步的，所述第一刻蝕工藝的刻蝕功率范圍是100W?200W。
[0021]進一步的，所述第二刻蝕工藝為濕法刻蝕。
[0022]進一步的，所述阻擋介質(zhì)層為氮化硅，采用原子沉積法形成。
[0023]進一步的，所述第三刻蝕工藝為干法刻蝕。
[0024]進一步的，所述第三刻蝕工藝刻蝕功率范圍是1000W?1500W。
[0025]進一步的，所述隔離介質(zhì)層為氧化硅，采用原子沉積法形成。
[0026]與現(xiàn)有技術相比，本發(fā)明的有益效果主要體現(xiàn)在:在第一刻蝕后，增加第二刻蝕去除陣列串側(cè)壁的多余的導體層，且側(cè)向蝕刻存儲層形成存儲層凹槽，之后形成阻擋介質(zhì)層，以削弱存儲層之間的擴散效應，從而避免存儲層之間出現(xiàn)互聯(lián)現(xiàn)象，此外，在隔離介質(zhì)層被研磨之后，增加快速熱退火工藝能夠修復刻蝕中等離子體引入的損傷。
【專利附圖】
【附圖說明】
[0027]圖1為現(xiàn)有技術中3D NAND閃存結構中陣列串的剖面示意圖；
[0028]圖2為本發(fā)明一實施例中3D NAND閃存的形成方法的流程圖；
[0029]圖3至圖9為本發(fā)明一實施例中3D NAND閃存形成過程中的剖面示意圖。
【具體實施方式】
[0030]下面將結合示意圖對本發(fā)明的3D NAND閃存的形成方法進行更詳細的描述，其中表示了本發(fā)明的優(yōu)選實施例，應該理解本領域技術人員可以修改在此描述的本發(fā)明，而仍然實現(xiàn)本發(fā)明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道，而并不作為對本發(fā)明的限制。
[0031]為了清楚，不描述實際實施例的全部特征。在下列描述中，不詳細描述公知的功能和結構，因為它們會使本發(fā)明由于不必要的細節(jié)而混亂。應當認為在任何實際實施例的開發(fā)中，必須做出大量實施細節(jié)以實現(xiàn)開發(fā)者的特定目標，例如按照有關系統(tǒng)或有關商業(yè)的限制，由一個實施例改變?yōu)榱硪粋€實施例。另外，應當認為這種開發(fā)工作可能是復雜和耗費時間的，但是對于本領域技術人員來說僅僅是常規(guī)工作。
[0032]在下列段落中參照附圖以舉例方式更具體地描述本發(fā)明。根據(jù)下面說明和權利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0033]請參考圖2，在本實施例中，提出了一種3D NAND閃存的形成方法，包括步驟:
[0034]SlOO:提供襯底，所述襯底上形成有多個陣列串，相鄰的陣列串之間設有溝槽，所述溝槽暴露出所述襯底，所述陣列串及襯底表面上覆蓋有導體層；
[0035]S200:采用第一刻蝕工藝刻蝕所述導體層，形成存儲層；
[0036]S300:采用第二刻蝕工藝刻蝕所述存儲層，形成存儲層凹槽；
[0037]S400:在所述陣列串、襯底及存儲層凹槽的表面形成阻擋介質(zhì)層；
[0038]S500:采用第三刻蝕工藝刻蝕所述阻擋介質(zhì)層，暴露出所述襯底的表面及陣列串的頂部；
[0039]S600:在所述陣列串的頂部及溝槽內(nèi)形成隔離介質(zhì)層；
[0040]S700:研磨所述隔離介質(zhì)層，暴露出所述陣列串的頂部；
[0041]S800:進行快速退火工藝。
[0042]具體的，請參考圖3，在步驟SlOO中，襯底100上形成的陣列串包括:多晶硅400、多晶硅介質(zhì)層410及多個堆疊的層間介質(zhì)層200和形成于相鄰的層間介質(zhì)層200之間的存儲單元，所述多晶硅介質(zhì)層410形成于所述多晶硅400內(nèi)，所述層間介質(zhì)層200和存儲單元均位于所述多晶硅400的兩側(cè)，所述存儲單元由存儲層(圖3中還未形成)和存儲介質(zhì)層320組成，所述存儲介質(zhì)層320位于所述存儲層、層間介質(zhì)層200及多晶硅400之間。其中，相鄰的陣列串之間設有溝槽，所述溝槽暴露出所述襯底100，所述陣列串及襯底100的表面上覆蓋有導體層311，所述導體層311用于后續(xù)形成存儲層，導體層311的材質(zhì)為鎢。所述多晶硅介質(zhì)層410和層間介質(zhì)層200均為氧化硅，所述存儲介質(zhì)層320為氧化硅-氮化硅-氧化硅的組合(ONO)。
[0043]請參考圖4，在步驟S200中，采用第一刻蝕工藝刻蝕所述導體層311，形成存儲層310，所述第一刻蝕工藝為干法刻蝕，其刻蝕功率范圍是100W?200W，例如是150W，屬于低功率刻蝕。
[0044]請參考圖5，在步驟S300中，采用第二刻蝕工藝刻蝕所述存儲層310，形成存儲層凹槽，一方面去除殘留的導體層311，另一方面形成存儲層凹槽防止相鄰的存儲層310之間發(fā)生互聯(lián)現(xiàn)象。所述第二刻蝕工藝為濕法刻蝕。
[0045]請參考圖6，在步驟S400中，所述阻擋介質(zhì)層321為氮化硅，采用原子沉積法形成。所述阻擋介質(zhì)層321會形成在存儲層凹槽表面，避免存儲層310暴露出，進一步防止互聯(lián)現(xiàn)象的發(fā)生。
[0046]請參考圖7，在步驟S500中，采用第三刻蝕工藝刻蝕所述阻擋介質(zhì)層321，暴露出所述襯底100的表面及陣列串的頂部，即暴露出所述多晶硅400的頂部。所述第三刻蝕工藝為干法刻蝕，其刻蝕功率范圍是1000W?1500W，例如是1200W，屬于低功率刻蝕。
[0047]請參考圖8，在步驟S600中，在所述陣列串的頂部及溝槽內(nèi)形成隔離介質(zhì)層500，所述隔離介質(zhì)層500為氧化娃,米用原子沉積法形成。
[0048]請參考圖9，在步驟S700中，研磨所述隔離介質(zhì)層500，暴露出所述陣列串的頂部，即暴露出所述多晶硅400的頂部。
[0049]在對所述隔離介質(zhì)層500進行機械研磨之后，進行快速退火工藝，修復刻蝕中等離子體引入的損傷。
[0050]綜上，在本發(fā)明實施例提供的3D NAND閃存的形成方法中，在第一刻蝕后，增加第二刻蝕去除陣列串側(cè)壁的多余的導體層，且側(cè)向蝕刻存儲層形成存儲層凹槽，之后形成阻擋介質(zhì)層，以削弱存儲層之間的擴散效應，從而避免存儲層之間出現(xiàn)互聯(lián)現(xiàn)象，此外，在隔離介質(zhì)層被研磨之后，增加快速熱退火工藝能夠修復刻蝕中等離子體引入的損傷。
[0051]上述僅為本發(fā)明的優(yōu)選實施例而已，并不對本發(fā)明起到任何限制作用。任何所屬【技術領域】的技術人員，在不脫離本發(fā)明的技術方案的范圍內(nèi)，對本發(fā)明揭露的技術方案和技術內(nèi)容做任何形式的等同替換或修改等變動，均屬未脫離本發(fā)明的技術方案的內(nèi)容，仍屬于本發(fā)明的保護范圍之內(nèi)。
【權利要求】
1.一種3D NAND閃存的形成方法，其特征在于，包括步驟: 提供襯底，所述襯底上形成有多個陣列串，相鄰的陣列串之間設有溝槽，所述溝槽暴露出所述襯底，所述陣列串及襯底表面上覆蓋有導體層； 采用第一刻蝕工藝刻蝕所述導體層，形成存儲層； 采用第二刻蝕工藝刻蝕所述存儲層，形成存儲層凹槽； 在所述陣列串、襯底及存儲層凹槽的表面形成阻擋介質(zhì)層； 采用第三刻蝕工藝刻蝕所述阻擋介質(zhì)層，暴露出所述襯底的表面及陣列串的頂部； 在所述陣列串的頂部及溝槽內(nèi)形成隔離介質(zhì)層； 研磨所述隔離介質(zhì)層，暴露出所述陣列串的頂部； 進行快速退火工藝。
2.如權利要求1所述的3DNAND閃存的形成方法，其特征在于，所述陣列串包括:多晶硅、多晶硅介質(zhì)層及多個堆疊的層間介質(zhì)層和形成于相鄰的層間介質(zhì)層之間的存儲單元，所述多晶硅介質(zhì)層形成于所述多晶硅內(nèi)，所述層間介質(zhì)層和存儲單元均位于所述多晶硅的兩側(cè)，所述存儲單元由存儲層和存儲介質(zhì)層組成，所述存儲介質(zhì)層位于所述存儲層、層間介質(zhì)層及多晶娃之間。
3.如權利要求2所述的3DNAND閃存的形成方法，其特征在于，所述多晶硅介質(zhì)層和層間介質(zhì)層均為氧化硅，所述存儲介質(zhì)層為氧化硅-氮化硅-氧化硅的組合。
4.如權利要求1所述的3DNAND閃存的形成方法，其特征在于，所述導體層的材質(zhì)為鎢。
5.如權利要求1所述的3DNAND閃存的形成方法，其特征在于，所述第一刻蝕工藝為干法刻蝕。
6.如權利要求5所述的3DNAND閃存的形成方法，其特征在于，所述第一刻蝕工藝的刻蝕功率范圍是10W?200W。
7.如權利要求1所述的3DNAND閃存的形成方法，其特征在于，所述第二刻蝕工藝為濕法刻蝕。
8.如權利要求1所述的3DNAND閃存的形成方法，其特征在于，所述阻擋介質(zhì)層為氮化娃，米用原子沉積法形成。
9.如權利要求1所述的3DNAND閃存的形成方法，其特征在于，所述第三刻蝕工藝為干法刻蝕。
10.如權利要求9所述的3DNAND閃存的形成方法，其特征在于，所述第三刻蝕工藝刻蝕功率范圍是1000W?1500W。
11.如權利要求1所述的3DNAND閃存的形成方法，其特征在于，所述隔離介質(zhì)層為氧化娃，米用原子沉積法形成。
【文檔編號】H01L21/8247GK104241204SQ201410490099
【公開日】2014年12月24日 申請日期:2014年9月23日 優(yōu)先權日:2014年9月23日
【發(fā)明者】高晶, 王晶, 冉春明, 肖勝安 申請人:武漢新芯集成電路制造有限公司