制造半導體器件的方法及半導體器件的制作方法
【專利摘要】本發(fā)明的各個實施例涉及半導體器件的方法及半導體器件。為了改進半導體器件(半導體激光器)的特性，由InP構成的有源層波導(AWG)形成為，在從(100)平面在[1-1-1]方向上偏離了0.5°至1.0°范圍內的角度的襯底的表面的暴露部分之上，在[0-1-1]方向上延伸。以2000或更高的Ⅴ/Ⅴ比，在AWG之上形成由p型InP構成的覆蓋層。因此，可以通過減少AWG的膜厚度變化來獲得優(yōu)異的多量子阱(MQW)。此外，可以形成具有這樣的側面的覆蓋層，在該側面處主要出現(xiàn)與襯底表面幾乎垂直的(0-11)平面。覆蓋層與AWG的疊層部分的截面形狀變?yōu)榻咏匦蔚男螤?。因此，可以擴大電氣化區(qū)域，從而可以降低半導體器件的電阻。
【專利說明】制造半導體器件的方法及半導體器件
[0001]相關文件的交叉引用
[0002]2013年9月20日提交的日本專利申請2013-196093號的公開內容包括說明書、附圖和摘要的全文以引用的方式并入本文。
【技術領域】
[0003]本發(fā)明涉及用于制造半導體器件的方法和半導體器件，并且例如可以適用于使用II1- V族化合物半導體的半導體器件。
_4] 發(fā)明背景
[0005]在1Gbs至40Gbs高速下運行的半導體激光器(半導體器件)，使用InGaAlAs系(system)的半導體材料。具體而言，InGaAlAs系的半導體材料用于用作光波導的有源層。然而，在有源層中的Al (鋁)容易氧化，并且由于Al的氧化使有源層容易退化。
[0006]為此，為了 Al的抗氧化措施，正在研討采用了用于覆蓋有源層的覆蓋層的配置。
[0007]例如，日本特開平9(1997)-92925號公報公開了一種半導體激光器，該半導體激光具有在P型InP襯底上方的MQW層，并且進一步具有在該MQW層之上的n_InP層。
[0008]此外，日本特開2004-14821號公報公開了一種使用GaAs(10)斜襯底(offsubstrate)的半導體激光器。
[0009]此外，在R.Kobayashi 等人在 OFC 2008, 0ThK2 上發(fā)表的 “Low Drive-Currentand Wide Temperature Operat1n of 1.3m AlGaInAs-MQff BH-DFB Lasers byLaterally Enhanced Cladding Layer Growth” 中、以及日本特開平 5 (1993)-110208 號公報中，公開了通過選擇性生長而形成的半導體激光器；在H.Q.Houa等人在J.Appl.Phys.，75，4673 (1994)發(fā)表的“Optical property of InAsP/InP strained quantum wellsgrown on InP(Ill)B and(100) substrates” 中、Y.Kawamural 等人在 IPRM 1998, ThP-1I發(fā)表的 “Optical properties of In0.52A10.48As layers and In0.53Ga0.47As/In0.52A10.48As quantum well structures grown on (111)B InP substrates bymolecular beam epitaxy，，、以及 L.J.Mawst 等人在 LD conference 1995, SCL13.5 發(fā)表的“High Cff output power InGaAs/InGaAsP/InGaP d1de lasers: effect of substratemisorientat1n”中，描述了的外延生長膜在傾斜襯底之上的生長。
【發(fā)明內容】
[0010]本發(fā)明的
【發(fā)明者】致力于研究和開發(fā)，使用如上面所描述的II1- V族化合物半導體的半導體激光器；并且堅持不懈地研討這類半導體激光器性能的改進。在研討過程期間發(fā)現(xiàn)，為了改進使用II1- V族化合物半導體的半導體激光器的性能，還存在進一步改進其制造方法和結構的空間。
[0011]其它問題和創(chuàng)新特征將由本說明書的描述和附圖而變得清晰。
[0012]對在本申請中公開的實施例中的典型實施例的概要進行了簡要說明，概要如下。
[0013]在用于制造在本申請中公開的半導體器件的方法中，在襯底的第一區(qū)域中生長第一半導體層，并且在第一半導體層之上進一步生長第二半導體層。另外，該襯底在[1-1-1]方向上從(100)平面傾斜了 0.5°至1.0°范圍內的角度。此外，襯底、第一半導體層和第二半導體層均由II1- V族化合物半導體構成。
[0014]在本申請中公開的第一實施例中示出的半導體器件具有形成在襯底的第一區(qū)域之上的第一半導體層、以及形成在第一半導體層之上的第二半導體層。另外，襯底從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度，并且襯底、第一半導體層和第二半導體層由II1- V族化合物半導體構成。
[0015]根據(jù)用于制造在本申請中公開的并且在下文中示出的典型實施例中示出的半導體器件的方法，可以制造出具有優(yōu)異特性的半導體器件。
[0016]根據(jù)本申請中公開的并且在下文中示出的典型實施例中示出的半導體器件，可以提高半導體器件的特性。
【專利附圖】
【附圖說明】
[0017]圖1A和圖1B是示出了第一實施例的半導體器件的配置的截面圖和平面圖，其中圖1A是截面圖，圖1B是平面圖；
[0018]圖2是示出了第一實施例的半導體器件的配置的透視圖；
[0019]圖3是示出了第一實施例的半導體器件的制造工藝的截面圖；
[0020]圖4是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖3之后的制造步驟的截面圖；
[0021]圖5是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖4之后的制造步驟的截面圖；
[0022]圖6是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖5之后的制造步驟的截面圖；
[0023]圖7是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖6之后的制造步驟的截面圖；
[0024]圖8是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖7之后的制造步驟的截面圖；
[0025]圖9是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖8之后的制造步驟的截面圖；
[0026]圖10是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖9之后的制造步驟的截面圖；
[0027]圖11是示出了第一實施例的半導體器件的制造工藝的截面圖，并且是示出了圖10之后的制造步驟的截面圖；
[0028]圖12是示出了對比示例的半導體器件的電氣化(electrificat1n)區(qū)域的透視圖；
[0029]圖13是示出了第一實施例的半導體器件的電氣化區(qū)域的透視圖；
[0030]圖14是示出了在PL FffHM與襯底傾斜角度之間的關系的圖表；
[0031]圖15是圖14的圖表的部分放大圖；
[0032]圖16是示出了在形成覆蓋層之時的II1- V比與[111]B方向的生長速率對于[100]方向生長速率之比之間的關系的圖表；
[0033]圖17是示出了第二實施例的半導體器件的配置的截面圖；
[0034]圖18是示出了第二實施例的半導體器件的配置的透視圖；
[0035]圖19是示出了第二實施例的半導體器件的制造工藝的截面圖；
[0036]圖20是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖19之后的制造步驟的截面圖；
[0037]圖21是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖20之后的制造步驟的截面圖；
[0038]圖22是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖21之后的制造步驟的截面圖；
[0039]圖23是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖22之后的制造步驟的截面圖；
[0040]圖24是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖23之后的制造步驟的截面圖；
[0041]圖25是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖24之后的制造步驟的截面圖；
[0042]圖26是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖25之后的制造步驟的截面圖；
[0043]圖27是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖26之后的制造步驟的截面圖；
[0044]圖28是示出了第二實施例的半導體器件的制造工藝的截面圖，并且是示出了圖27之后的制造步驟的截面圖；
[0045]圖29是示出了第一實施例的半導體器件的修改例的配置的截面圖；以及
[0046]圖30是示出了第二實施例的半導體器件的修改例的配置的截面圖。
【具體實施方式】
[0047]在下面的實施例中，當出于方便的需要時，將它們分成多個部分或者實施例并對其進行說明。然而，它們不是互無關系的，而是一個部分或實施例與其余部分或實施例的一部分或整體的修改例、應用示例、詳細說明、補充說明等有關，除非另有明確說明。此外，在下面的實施例中，當指部件的數(shù)目等(包括個數(shù)、數(shù)值、數(shù)量、范圍等)時，各實施例不限于特定數(shù)目，并且數(shù)目也不限于特定數(shù)目并且可以大于或小于該特定數(shù)目，除非是在特別指出的情況下、在從根本上明確局限于特定數(shù)目的情況下等等。
[0048]而且，在下面的實施例中，其部件(包括元素步驟(element st印)等)并不一定是不可缺少的，除非是在特別指出的情況下、在從根本上明確考慮為必不可少的情況下等等。類似地，在下面的實施例中，當指部件等的形狀、位置關系等時，其應該包括基本接近或類似于其形狀等的形狀，除非是在特別指出的情況下、在從理論上考慮明確不成立的情況下等。這還適用于上面所提到的數(shù)目等(包括個數(shù)、數(shù)值、數(shù)量、范圍等)。
[0049]在下文中，將基于附圖對實施例進行詳細說明。順便提及，在用于說明實施例的所有附圖中，相同或相關的符號表示具有相同功能的部件，并且省略了對其的重復說明。此夕卜，當存在多個類似的構件(部分)時，存在可以向通用術語的符號添加符號以指示單獨的或特定的部分的情況。此外，在下面的實施例中，原則上不重復對相同或類似部分的說明，除非是在特別必要的情況下。
[0050]此外，在實施例中用到的附圖中，可以存在省略影線以使附圖即使在為截面圖時也易于辨識的情況。此外，可以存在可以附加上影線以使附圖易于辨識的情況，即使該附圖為平面圖。
[0051 ] 此外，在截面圖和平面圖中，每個部分的大小不對應實際器件，可以存在特定部分被較大顯示以使附圖能夠被理解的情況。此外，在截面圖和平面圖彼此相對應的情況下，可以存在特定部分被較大顯示以使附圖易于理解的情況。
[0052]第一實施例
[0053]在下文中，將參考附圖對該實施例的半導體器件進行詳細描述。圖1A和圖1B分別是截面圖和平面圖，示出了該實施例的半導體器件的配置。圖2是示出了該實施例的半導體器件的配置的透視圖。圖3至圖11是示出了該實施例的半導體器件的制造工藝的截面圖。
[0054][結構說明]
[0055]圖1A和圖1B是示出了該實施例的半導體器件的配置的視圖，其中圖1A是截面圖，圖1B是平面圖。例如，圖1A對應于圖1B的部分A-A。在圖1A和圖1B中示出的半導體器件是半導體激光器(也稱化合物半導體激光器)。該半導體器件是使用了II1- V族化合物半導體(尤其是InP)的脊型(ridge type)半導體激光器。
[0056]如圖1A和圖2所示，該實施例的半導體器件具有襯底S、布置在襯底S的區(qū)域IA之上的有源層波導AWG、以及布置在有源層波導AWG之上的覆蓋層CVL。在覆蓋層CVL之上，P電極(P側電極，上部電極)PEL布置為穿過接觸層CNL，η電極(η側電極，下部電極)NEL布置在襯底S的背面?zhèn)?。襯底S、覆蓋層CVL和接觸層CNL由II1- V族化合物半導體(半導體層)構成。
[0057]此外，如圖1B所示，襯底S的區(qū)域1Α，即有源層波導AWG的成形區(qū)域，是在Y方向(圖1A的深度方向)上延伸的接近矩形的區(qū)域。換言之，是具有在Y方向(圖1A的深度方向，[1-1-1]方向)上的長邊的區(qū)域。區(qū)域IB布置在該區(qū)域IA的兩端之上。換言之，區(qū)域IA由區(qū)域IB劃定了界線。區(qū)域2Α布置在區(qū)域IB外部。在每個這些區(qū)域2Α中，有源層波導AWG2、覆蓋層CVL2和接觸層CNLl依次從底部布置(參見圖1Α)。
[0058]襯底S由η型(第一導電類型)InP構成，并且是其表面在[1-1-1]方向上從(100)平面傾斜了 0.5°至1.0°范圍內的角度的傾斜襯底(參見圖1Β)。這樣的角度稱為斜角度(off angle)(也稱為襯底傾斜角度)，該傾斜襯底是具有斜角度的襯底。此外，襯底S的表面是具有斜角度的表面。在圖1B中，斜角度表示為Θ。g卩，如圖1B所示，在部分B-B中，襯底S的表面具有相對于(100)平面的斜角度Θ。
[0059]有源層波導AWG由非摻雜InGaAlAs構成。該有源層波導AWG通過外延生長形成。在該形成中，由于襯底S具有上面提到的斜角度，所以在生長之后的有源層波導AWG的表面從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度。該有源層波導也稱為多量子阱(MQW)層，該多量子阱(MQW)層由InGaAlAs構成。
[0060]覆蓋層CVL由P型(第二導電類型)InP層構成。該覆蓋層CVL通過外延生長形成在有源層波導AWG之上。生長之后的覆蓋層CVL與有源層波導AWG的疊層部分(也稱臺面部分)的截面形狀變?yōu)榻咏匦蔚男螤?。具體而言，覆蓋層CVL的表面的寬度(WCVL)變?yōu)榇笥谟性磳硬▽WG的表面的寬度(WAWG)。此外，覆蓋層CVL與有源層波導AWG的疊層部分的每個側面(側壁)具有(0-11)平面，該(0-11)平面幾乎與襯底S的表面垂直。由此，通過將覆蓋層CVL與有源層波導AWG的疊層部分的截面形狀制作成接近矩形的形狀，可以擴大電氣化區(qū)域(參見圖13)，并且可以降低半導體器件在其運行時的電阻。
[0061]接觸層CNL由II1- V族化合物半導體構成，并且由例如P型InGaAs層構成。該接觸層CNL布置在覆蓋層CVL之上。
[0062]介電膜IL由絕緣膜諸如氧化硅膜構成。該介電膜不布置在接觸層CNL的頂面之上，并且接觸層CNL的頂面從介電膜IL的開口暴露出來。
[0063]P電極PEL由多層膜構成，該多層膜例如是鈀(Pd)膜和鉬(Pt)膜。P電極PEL布置在接觸層CNL的頂面之上，該頂面從介電膜IL的開口暴露出來。此外，η電極NEL由多層膜構成，該多層膜例如是鈦(Ti)膜和金(Au)膜。η電極NEL布置在襯底S的背面之上。
[0064]有源層波導AWG2與有源層波導AWG類似地形成，并且由與有源層波導AWG相同的材料構成。然而，由于形成有有源層波導AWG2的區(qū)域2Α的X方向寬度(W2)大于形成有有源層波導AWG的區(qū)域IA的X方向寬度(Wl)，所以在區(qū)域IA中的單位面積生長速率變?yōu)榇笥趨^(qū)域2Α中的單位面積生長速率。因此，有源層波導AWG的膜厚度TAl變?yōu)榇笥谟性磳硬▽WG2的膜厚度ΤΑ2 (TAl > ΤΑ2)。類似地，覆蓋層CVL2與有源層CVL類似地形成，并且由與覆蓋層CVL相同的材料構成。然而，由于在X方向上的區(qū)域2Α寬度(W2)大于在X方向上的區(qū)域IA寬度(Wl)，所以覆蓋層CVL的膜厚度TCl變?yōu)榇笥诟采w層CVL2的膜厚度TC2 (TCl>TC2)。此外，如上面所描述的，覆蓋層CVL的每個側面具有與(100)平面垂直的(0-11)平面；而覆蓋層CVL2的側面不變?yōu)橥昝赖慕咏匦蔚男螤?，這是因為覆蓋層CVL2的膜厚度變?yōu)楸∮诟采w層CVL的膜厚度，以及覆蓋層CVL2的每個側面除了(0-11)平面之還具有外
(Ill)B平面。在(111)平面中，(Ill)B平面是在其表面上主要暴露V族元素的一個平面。
[0065]接觸層CNL2與接觸層CNL類似地形成，并且由與接觸層CNL相同的材料構成。由于P電極PEL通過介電膜IL布置在接觸層CNL2之上，所以接觸層CNL2、有源層波導AWG2和覆蓋層CVL2對半導體器件(半導體激光器)的運行無貢獻，該半導體器件將在稍后進行描述。由此，雖然區(qū)域2A的每一層(AWG2、CVL2、CVL2)是對半導體器件(半導體激光器)運行無貢獻的層，但是還是需要這每一層以便提高區(qū)域IA的有源層波導AWG(InGaAlAs)的組分的令人滿意的可控性以及覆蓋層CVL的平面形狀(接近矩形)的可控性。
[0066]接下來將對半導體器件(半導體激光器)的運行的一個示例進行描述。首先，向P電極PEL施加正電壓，與此同時，向η電極NEL施加負電壓。從而，正向電流從P電極PEL朝η電極NEL流動，并且空穴從P電極PEL通過接觸層CNL和覆蓋層CVL注入到有源層波導AWG中。另一方面，電子從η電極NEL通過襯底S注入到有源層波導AWG中。
[0067]在有源層波導AWG中，利用注入的空穴和電子形成反轉分布(invertedpopulat1n),并且發(fā)生受激發(fā)射，電子通過該受激發(fā)射從導帶遷移至價帶。從而，生成了其射線具有均勻相位的光。然后，通過包圍折射率低于有源層波導AWG的折射率的半導體(覆蓋層CVL和襯底S)，將在有源層波導AWG中生成的光限制在有源層波導AWG中。然后，將限制在有源層波導AWG中的光，通過光在由形成在半導體激光器中的裂面(激光端面)所構成的共振器中做往返運動，通過進一步進行受激發(fā)射而放大。然后，激光束在有源層波導AffG內振蕩，并且激光束從半導體器件射出。
[0068][工藝說明]
[0069]接下來將參見圖3至圖11對用于制造該實施例的半導體器件的方法進行說明，與此同時，半導體器件的配置將變得更加清晰。圖3至圖11是示出了該實施例的半導體器件的制造工藝的截面圖。
[0070]如圖3所示，在襯底S之上形成介電掩模M。襯底S由η型InP構成，并且是其表面從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度的傾斜襯底(參見圖1Β)，如上面所描述的。
[0071]在作為這類傾斜襯底的襯底S之上，例如，使用化學氣相沉積(CVD)方法等將氧化硅膜沉積至如介電掩模M—樣的約10nm的膜厚度。接下來，通過在介電掩模M之上形成光刻膠膜PRl并對其進行曝光和顯影，來去除作為有源層波導AWG的成形區(qū)域的區(qū)域IA的以及區(qū)域2Α的光刻膠膜PRl。換言之，使光刻膠膜PRl保持在包圍作為有源層波導AWG的成形區(qū)域的區(qū)域IA的區(qū)域IB中。
[0072]作為有源層波導AWG的成形區(qū)域的區(qū)域IA呈在[0_1_1]方向上延伸的長條形狀(參見圖1Β)。
[0073]接下來，通過將光刻膠膜PRl用作掩模來對介電掩模M進行蝕刻。之后，去除光刻膠膜PRl。因此，如圖4所示，形成了介電掩模Μ，具有在作為有源層波導AWG的成形區(qū)域的區(qū)域IA中的開口。換言之，介電掩模M形成在包圍作為有源層波導AWG的成形區(qū)域的區(qū)域IA的區(qū)域IB中。該開口的寬度例如約在1.5m至1.9m范圍內。該寬度對應于區(qū)域IA在X方向上的寬度W1。然后，使襯底S的具有斜角度的表面從該開口暴露出來。此外，余下的介電掩模M的寬度約在5m至15m范圍內。在圖4的截面圖中，介電掩模M保留在有源層波導AWG的成形區(qū)域(區(qū)域1A)的兩側。換言之，形成了寬度約在5m至15m范圍內的介電掩模M，其間設置有約在1.5m至1.9m范圍內的間隙。此外，將區(qū)域2A布置在區(qū)域IB外部。在圖4等附圖中，雖然僅圖示了部分區(qū)域2A，但是該區(qū)域2A的寬度(在X方向上的寬度W2)例如約為250m。
[0074]接下來，如圖5所示，在上面所提到的開口(區(qū)域1A)之上，即具有襯底S斜角度的表面的暴露部分之上，形成有源層波導AWG。在本文中，使用金屬有機氣相外延(MOVPE)方法等，形成II1- V族化合物半導體的InP層作為有源層波導AWG。在MOVPE方法中，使用載氣(carrier gas)將III族元素的源氣(source gas)以及V族元素的源氣引到腔室(處理腔室)中，并且在開口(區(qū)域1A)中生長InGaAlAs層。TMIn (三甲基銦)、TEGa (三乙基鎵)和TMAl (三甲基鋁)可以用作In(銦)、Ga(鎵)和Al (鋁)的源氣。此外，AsH3Ui化三氫)可以用作As (砷)的源氣。在混合源氣到達被加熱襯底S的表面處時，發(fā)生化學反應諸如分解砷化三氫，并且InGaAlAs層在接續(xù)下層結晶信息的狀態(tài)下生長(沉積)。例如，通過將V族元素(在本文中為砷化三氫)的源氣的流量與III族元素(在本文中為TMIn、TEGa、TMAl)的源氣的流量之和的比(也稱V / III比)設置至200或更低，來形成有源層波導(InGaAlAs層)AWG。在該形成中，在區(qū)域2A中形成有源層波導AWG2。
[0075]隨后，如圖6所示，在有源層波導AWG之上形成覆蓋層CVL。在本文中，通過MOVPE方法等，形成II1- V族化合物半導體的P型InP層作為覆蓋層CVL。S卩，將p型InP層持續(xù)地(連續(xù)地)形成在其中形成有源層波導AWG的腔室(處理腔室)中。在該形成中，TMIn用作In的源氣，PH3(磷化氫)用作P(磷)的源氣，并且V/III比設置至2000或更高。此夕卜，在摻雜P型雜質的同時形成P型InP層。可以使用Zn作為p型雜質,例如,可以通過在源氣中混合DEZn(二乙基鋅)來形成P型InP層。在該形成中，在區(qū)域2A中形成覆蓋層CVL2。
[0076]接下來，如圖7所示，在覆蓋層(P型InP層)CVL之上形成接觸層CNL。在本文中，使用MOVPE方法等形成II1- V族化合物半導體的P型InGaAs層，作為接觸層CNL。S卩，將P型InGaAs層持續(xù)地形成在其中形成有源層波導AWG和覆蓋層CVL的腔室(處理腔室)中。在該形成中，例如，TMIn用作In的源氣，TMGa(三乙基鎵)用作Ga(鎵)的源氣，并且AsH3(砷化三氫)用作As(砷)的源氣。然后，將V/III比(在本文中，是作為V族元素的源氣的砷化三氫的流量與作為III族元素的源氣的TMIn和TMGa的流量之和之比)設置至100或更低。此外,在摻雜P型雜質的同時形成P型InGaAs層。可以將Zn用作p型雜質，例如，可以通過在源氣中混合DEZn來形成P型InGaAs層。在該形成中，在區(qū)域2A中形成接觸層CNL2。
[0077]如上面所提到的，在襯底S的區(qū)域IA中，持續(xù)地并且一體地(collectively)從底部依次生長有源層波導AWG、覆蓋層CVL和接觸層CNL。在該生長中，有源層波導AWG2、覆蓋層CVL2和接觸層CNL2在區(qū)域2A中從底部依次生長。如上面所提到的，由于區(qū)域2A的寬度(W2)大于區(qū)域IA的寬度(Wl)，所以在區(qū)域IA中單位面積生長速率變大。因此，有源層波導AWG的膜厚度TAl變?yōu)榇笥谟性磳硬▽WG2的膜厚度TA2 (TAl > TA2，參見圖6)。類似地，覆蓋層CVL的膜厚度TCl變?yōu)榇笥诟采w層CVL2的膜厚度TC2(TC1 > TC2，參見圖6)。此外，覆蓋層CVL2的側面將處于(Ill)B平面保留的狀態(tài)下，該(Ill)B平面是在(0_11)平面暴露之前生長的平面。因此，覆蓋層CVL的每個側面具有與(100)平面垂直的(0-11)平面，而覆蓋層CVL2的每個側面除了(0-11)平面之外還具有(Ill)B平面。順便提及，接觸層CNL、CNL2不生長在與(100)平面和(I 11) B平面垂直的(0_11)平面上，但是接觸層CNL、CNL2主要生長在覆蓋層CVL、CVL2的頂面之上。
[0078]因此，由于有源層波導AWG形成為，在具有從(100)平面在[1_1_1]方向上偏離了在0.5°至1.0°范圍內的角度的襯底S的表面之上、在[0-1-1]方向上延伸，所以可以減少有源層波導AWG的膜厚度的變化(也稱阱厚度)，并且可以獲得優(yōu)異的多量子阱(MQW)。此外，由于由II1- V族化合物半導體構成的覆蓋層CVL以大于或等于2000的高V /III比形成在有源層波導AWG之上，所以可以從介電掩模M的端部形成具有這樣的側面的覆蓋層CVL，在該側面處主要出現(xiàn)幾乎與襯底S的表面垂直的(0-11)平面。此外，由于形成在覆蓋層CVL、CVL2之上的并且由II1- V族化合物半導體構成的接觸層CNL、CNL2以低V / III比形成，所以接觸層CNL、CNL2不生長在幾乎與襯底S和(111)平面垂直的(0_11)平面上，而是接觸層CNL、CNL2主要生長在覆蓋層CVL、CVL2的頂面之上。
[0079]接下來，如圖8所示，通過蝕刻去除介電掩模M。接下來，如圖9所示，例如，使用CVD方法等將氧化硅膜沉積在襯底S上方、至約300nm的厚度、作為介電膜IL。接下來，如圖10所示，通過在介電膜IL上方形成光刻膠膜PR2并且對其進行曝光和顯影，來去除在接觸層CNL(區(qū)域1A)上方的光刻膠膜PR2。接下來，通過將光刻膠膜PR2用作掩模來對介電膜IL進行蝕刻。之后，去除光刻膠膜PR2。因此，使接觸層CNL的頂面從介電膜IL的開口暴露出來。換言之，用介電膜IL覆蓋除了接觸層CNL的頂面之外的區(qū)域。S卩，將覆蓋層CVL2用介電膜IL覆蓋。
[0080]接下來，如圖11所示，在接觸層CNL之上形成P電極PEL。此外，在襯底S的背面之上形成η電極NEL。例如，在包含接觸層CNL暴露部分的介電膜IL之上，形成例如鈀(Pd)膜和鉬(Pt)膜的多層膜，作為P電極PEL。這些膜可以使用濺射技術、蒸發(fā)方法等形成。接下來，通過將多層膜圖案化為期望的形狀，來形成P電極PEL。接下來，通過使襯底S的背面?zhèn)瘸喜⑶已心ヒr底S的背面，來減薄襯底S。接下來，在襯底S的背面之上形成例如鈦(Ti)膜和金(Au)膜的多層膜，作為η電極NEL。這些膜可以使用濺射技術、蒸發(fā)方法等形成。順便提及，可以采用其它金屬化膜(metallic film)作為p電極PEL和η電極NEL。
[0081]可以通過上面的工藝，形成如圖1中示出的半導體器件。
[0082]因此，根據(jù)該實施例，由于在具有斜角度的襯底S之上形成有源層波導AWG并且以高V / III比在襯底S之上形成覆蓋層CVL，所以覆蓋層CVL的生長部分變大，可以確保電氣化區(qū)域的寬度。因此，可以獲得更低的半導體器件電阻。
[0083]圖12是示出了對比示例的半導體器件的電氣化區(qū)域的透視圖。圖13是示出了該實施例的半導體器件的電氣化區(qū)域的透視圖。
[0084]在圖12示出的半導體器件中，有源層波導AWG形成在襯底S的不具有斜角度的(100)平面之上，并且覆蓋層CVL形成在有源層波導AWG之上。在這種情況下，有源層波導AWG和覆蓋層CVL的側面變?yōu)閮A斜于襯底S的表面((100)平面)54.V的(111)平面。在該形成中，如果膜厚度被擴大以便擴大覆蓋層CVL的生長部分，那么覆蓋層CVL的頂面，即電氣化區(qū)域EAl的生長部分，會變小。由此，在半導體器件運行時，半導體器件的電阻會增力口。此外，由于電阻的增加，造成生熱變大，并且半導體器件的溫度特性下降。
[0085]另一方面，在該實施例中，有源層波導AWG形成為，在從(100)平面在[1_1_1]方向上具有偏離了 0.5°至1.0°范圍內的角度的襯底S的表面的暴露部分之上、在[0-1-1]方向上延伸；并且在有源層波導AWG上部之上，以大于或等于2000的高V / III比形成覆蓋層CVL。覆蓋層CVL可以形成為具有這樣的側面，在該側面中每個側面處可以主要出現(xiàn)與襯底S的表面幾乎垂直的(0-11)平面。S卩，由于覆蓋層CVL生長為幾乎與襯底S的表面垂直的側面，所以可以確保對應于有源層波導AWG的成形區(qū)域(區(qū)域1A)的電氣化區(qū)域EA2。例如，電氣化區(qū)域EA2的寬度可以設置至約在1.5m至1.9m的范圍內。
[0086]另一方面，為了形成具有幾乎與襯底S的表面垂直的側面的覆蓋層CVL，可以考慮將襯底S的表面設置至(111)平面的方法(例如，參考日本特開平5(1993)-110208號公報)。然而，在有源層波導AWG形成在(111)平面之上或者形成在具有從(100)平面不少于2°的斜角度的平面之上的情況下，其結晶性會退化并且PL FWHM會變寬(參考在 H.Q.Houa 等人在 J.Appl.Phys., 75, 4673 (1994)發(fā)表的 “Optical property ofInAsP/InP strained quantum wells grown on InP (Ill)B and (100) substrates，，、Y.Kawamural 等人在 IPRM 1998，ThP-11 發(fā)表的“Optical properties of In0.52A10.48Aslayers and In0.53Ga0.47As/In0.52A10.48As quantum well structures grownOn(Ill)B InP substrates by molecular beam epitaxy，，、以及 L.J.Mawst 等人在 LDconference 1995，SCL13.5 發(fā)表的“High Cff output power InGaAs/InGaAsP/InGaP d1delasers:effect of substrate misorientat1n，，)。
[0087]下面將對本發(fā)明人研究的關于襯底傾斜角度和PL FffHM的事項進行說明。圖14是示出了 PL FWHM與襯底傾斜角度之間的關系的圖表。圖15是圖14的圖表的部分放大圖。圖14和圖15的水平軸為襯底傾斜角度[]，垂直軸為光致發(fā)光的半最大值全寬(PL FffHM)[meV]。
[0088]在該實施例的半導體器件的情況下(在實心圓的情況下)，如圖14和圖15所示，襯底的傾斜角度在0°至1.0°的范圍內，PL FWHM約為9meV并且是穩(wěn)定的。換言之，沒有觀察到PL FffHM的增加。
[0089]另一方面，當本發(fā)明的
【發(fā)明者】基于在H.Q.Houa等人在J.Appl.Phys.，75，4673(1994)發(fā)表的“Optical property of InAsP/InP strained quantum wellsgrown on InP(Ill)B and(100) substrates”、Y.Kawamural 等人在 IPRM 1998, ThP-1l發(fā)表的 “Optical properties of In0.52A10.48As layers and In0.53Ga0.47As/In0.52A10.48As quantum well structures grown on (111)B InP substrates bymolecular beam epitaxy，，、以及 L.J.Mawst 等人在 LD conference 1995, SCL13.5 發(fā)表的“High Cff output power InGaAs/InGaAsP/InGaP d1de lasers: effect of substratemisorientat1n”中所描述的半導體器件的各項數(shù)據(jù)對其進行計算,驗證了 PL FWHM的增力口。在上面所提到的非專利文件中描述的半導體器件分別命名為對比示例A、對比示例B以及對比示例C。如圖14和圖15所示，在對比示例A中，PL FWHM增加至約6meV至9meV。此夕卜,在對比示例B中，PL FWHM增加至約14meV至17meV。此外，在對比示例C中，PL FffHM增加至約8meV至28meV。
[0090]順便提及，在該實施例中，在有源層波導AWG設計為層厚度(Lz)為4.5nm的InGaAlAs時，在4K的溫度下對PL FWHM進行關于PL的測量。此外，在對比示例A中，在有源層(QW)是層厚度(Lz)為8nm的InAsP/InP時，在15K的溫度下對關于PL FWHM進行關于PL的計算。此外，在對比示例B中，在有源層是層厚度(Lz)為3.5nm的InGaAs/InAlAs時，在77K的溫度下對PL FffHM進行PL計算。此外，在對比示例C中，在有源層是層厚度(Lz)為3.5nm的時，在12K的溫度下對PL FffHM進行關于PL的計算。
[0091]由此，雖然材料和溫度不同，但是還是成功檢查出在具有斜角度從而使得從(100)平面的傾斜角度大于或等于2°的襯底中，PL FWHM變寬，而在具有斜角度從而使得從(100)平面的傾斜角度在0°至1.0°范圍內的襯底中，PL FWHM的增加得到抑制。
[0092]由此，在該實施例中，已經證明PL FffHM的增加得到抑制，即控制了有源層波導AWG的量子阱寬度的波動，并且在保持優(yōu)異結晶度的同時還可以擴大EA2。
[0093]而且，通過以高V /III比形成覆蓋層CVL，在覆蓋層CVL的生長中，增加了 [111]B方向的生長速率與[100]方向的生長速率之比([111]B方向的生長速率/[100]方向的生長速率)。圖16是示出了在覆蓋層成形之時的V /III比、與在[111]B方向的生長速率與
[100]方向的生長速率之比之間的關系的圖表。水平軸表示V /III比，而垂直軸表示生長速率比。例如，介電掩模M的開口(區(qū)域1A)的寬度設置至約在1.5m至1.9m范圍內，介電掩模M的寬度設置至約在5m至15m范圍內。
[0094]當以高V /III比形成覆蓋層CVL時，增加了 [111]Β方向的生長速率與[100]方向的生長速率之比([111]Β方向的生長速率/[100]方向的生長速率)，但是幾乎看不到覆蓋在介電掩模M之上的生長。
[0095]此外，如圖16所示，通過將V /III比設置至2000或更高，[111]B方向的生長速率與[100]方向的生長速率之比變?yōu)?.8或更高，變得高。因此，由于促進了 [111]B方向的生長，所以覆蓋層CVL的側面變得幾乎與如圖1所示的襯底S的表面垂直，覆蓋層CVL與有源層波導AWG的疊層部分的截面形狀變?yōu)榻咏匦蔚男螤睢＜?，覆蓋層CVL的側面變?yōu)槿鐖D12所示的傾斜平面；并且正如與覆蓋層CVL與有源層波導AWG的疊層部分的截面形狀變?yōu)榫哂卸痰纳系椎奶菪涡螤畹那闆r相比，可以確保大的電氣化區(qū)域(EA2>EA1)。由此，可以減少在半導體器件運行時的半導體器件電阻。
[0096]第二實施例
[0097]在下文中，將參考附圖對該實施例的半導體器件進行詳細描述。圖17是示出了該實施例的半導體器件的配置的截面圖。圖18是該實施例的半導體器件的配置的透視圖。圖19至圖28是示出了該實施例的半導體器件的制造工藝的截面圖。
[0098][結構說明]
[0099]圖17中示出的半導體器件是半導體激光器。該半導體器件是使用了II1- V族化合物半導體尤其是InP的嵌入式半導體激光器。該實施例的半導體器件具有如下配置:有源層波導AWG與覆蓋層CVL的疊層部分(也稱為臺面部分)的兩側都具有半絕緣的II1- V族化合物半導體層。
[0100]如圖17和圖18所示，該實施例的半導體器件具有襯底S、布置在襯底S的區(qū)域IA之上的有源層波導AWG、以及布置在有源層波導AWG之上的覆蓋層CVL。在覆蓋層CVL之上，P電極(P側電極、上部電極)PEL通過第二覆蓋層CL和接觸層CNL布置；在襯底S的背面?zhèn)申虿贾糜笑请姌O(η側電極，下部電極)NEL。此外，有源層波導AWG與覆蓋層CVL的疊層部分的兩側都嵌入半絕緣層SL。另外，電流阻擋層CB布置在該半絕緣層SL之上，第二覆蓋層CL進一步布置在半絕緣層SL和覆蓋層SVL之上。
[0101]襯底、覆蓋層CVL和接觸層CNL由II1- V族化合物半導體(半導體層)構成。
[0102]此外，襯底S的區(qū)域1Α，即有源層波導AWG的成形區(qū)域，與第一實施例的情況一樣是接近矩形的區(qū)域(參見圖1Β)。換言之，是具有在Y方向(圖17的深度方向，[1-1-1]方向)上的長邊的接近矩形的區(qū)域。圖1B布置在該區(qū)域IA的兩側。換言之，區(qū)域IA由區(qū)域IB劃定了界線。區(qū)域2Α布置在區(qū)域IB外部。在該區(qū)域2Α中，有源層波導AWG2和覆蓋層CVL2從底部依次布置。然后，半絕緣層SL覆蓋了覆蓋層CVL2的頂部。因此，區(qū)域2Α的每一層(AWG2、CVL2)變?yōu)閷Π雽w器件(半導體激光器)的運行無貢獻的層。
[0103]與第一實施例的情況一樣，襯底S由η型InP構成，并且是其表面從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度的傾斜襯底(參見圖1Β)。這類角度稱為斜角度。
[0104]與第一實施例的情況一樣，有源層波導AWG由非摻雜InP構成。該有源層波導AWG通過外延生長形成。在該形成中，由于襯底S具有上面提到的斜角度，所以有源層波導AWG的表面在生長之后從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度。
[0105]與第一實施例的情況一樣，覆蓋層CVL由P型(第二導電類型)InP層構成。該覆蓋層CVL通過外延生長形成在有源層波導AWG之上。有源層波導AWG與生長之后的覆蓋層CVL的疊層部分的截面形狀變?yōu)榻咏匦蔚男螤?。具體而言，覆蓋層CVL的表面的寬度(WCVL)變?yōu)榇笥谟性磳硬▽WG的表面的寬度(WAWG)。此外，覆蓋層CVL與有源層波導AWG的疊層部分的每個側面(側壁)具有幾乎與襯底S的表面垂直的(0-11)平面。因此，通過將覆蓋層CVL與有源層波導AWG的疊層部分的截面形狀制作成接近矩形的形狀，能夠擴大電氣化區(qū)域(參見圖13)，并且可以降低在半導體器件運行時的半導體器件電阻。
[0106]該半絕緣層SL布置為使有源層波導AWG與覆蓋層CVL的疊層部分的側面鄰接。半絕緣層SL由例如含有Fe (鐵)的InP層(半導體層)構成。通過以該方式制作含有Fe的InP，可以在降低層的電容的同時阻斷電子的流動。為此，1Gbs或更高的高速運行成為可能。例如，半絕緣層SL具有比有源層波導AWG與覆蓋層CVL的疊層部分的絕緣性更高的絕緣性。
[0107]電流阻擋層CB由例如η型InP層(半導體層)構成。該電流阻擋層CB僅布置在半絕緣層SL之上，并且不布置在覆蓋層CVL的頂面之上。
[0108]第二覆蓋層CL由例如P型InP層(半導體層)構成。該第二覆蓋層CL布置在電流阻擋層CB和覆蓋層CVL的頂面之上。
[0109]接觸層CNL由II1- V族化合物半導體構成，并且由例如P型InGaAs層構成。該接觸層CNL布置在第二覆蓋層CL之上。
[0110]P電極PEL由例如鈀(Pd)和鉬(Pt)的多層膜構成。P電極PEL布置在接觸層CNL之上。此外，η電極NEL由例如鈦(Ti)和金(Au)的多層膜構成。η電極NEL布置在襯底S的背面之上。
[0111]有源層波導AWG2與有源層波導AWG類似地形成，并且由與有源層波導AWG相同的材料構成。然而，由于其中形成有源層波導AWG2的區(qū)域2Α的X方向寬度(W2)大于其中形成有源層波導AWG的區(qū)域IA的X方向寬度(Wl)，所以在區(qū)域IA中的單位面積生長速率變?yōu)榇笥趨^(qū)域2Α的單位面積生長速率。因此，有源層波導AWG的膜厚度TAl變?yōu)榇笥谟性磳硬▽WG2的膜厚度ΤΑ2 (TAl > ΤΑ2)。類似地，雖然覆蓋層CVL2與覆蓋層CVL類似地形成，并且由與覆蓋層CVL相同的材料構成，但是由于區(qū)域2Α的X方向寬度(W2)大于區(qū)域IA的X方向寬度(Wl)，所以覆蓋層CVL的膜厚度TCl變?yōu)榇笥诟采w層CVL2的膜厚度TC2 (TCl >TC2)。此外，如上面所描述的，覆蓋層CVL的每個側面具有與(100)平面垂直的(0-11)平面，而覆蓋層CVL2的每個側面除了(0-11)平面之外還具有(Ill)B平面。
[0112]由于上面所提到的有源層波導AWG2與覆蓋層CVL2的疊層部分由半絕緣層SL覆蓋，所以對半導體器件(半導體激光器)的運行無貢獻。
[0113]順便提及，由于該實施例的半導體器件(半導體激光器)的運行與第一實施例的運行相同，因此省略了對其的說明。
[0114][工藝說明]
[0115]接下來將參考圖19至圖28對用于制造該實施例的半導體器件的方法進行說明，與此同時，半導體器件的配置將變得更加清晰。圖19至圖28是示出了該實施例的半導體器件的制造工藝的截面圖。
[0116]如圖19所示，在襯底S之上形成介電掩模Μ。襯底S由η型InP構成，并且如上所述的是其表面從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度的傾斜襯底(參見圖1Β)。
[0117]在作為這類傾斜襯底的襯底S之上，例如，使用CVD方法等將氧化硅膜沉積至如介電掩模M—樣約10nm的膜厚度。接下來，通過在介電掩模M之上形成光刻膠膜PRl并對其進行曝光和顯影，來去除區(qū)域2A的以及作為有源層波導AWG的成形區(qū)域的區(qū)域IA的光刻膠膜PR1。換言之，使光刻膠膜PRl保留在包圍作為有源層波導AWG的成形區(qū)域的區(qū)域IA的區(qū)域IB中。
[0118]作為有源層波導AWG的成形區(qū)域的區(qū)域IA呈在[0-1-1]方向上延伸的長條形狀(參見圖1B)。
[0119]接下來，通過將光刻膠膜PRl用作掩模來對介電掩模M進行蝕刻。之后，去除光刻膠膜PR1。因此，如圖20所示，形成了具有在作為有源層波導AWG的成形區(qū)域中的區(qū)域IA中的開口的介電掩模M。換言之，介電掩模M形成在包圍作為有源層波導AWG的成形區(qū)域的區(qū)域IA的區(qū)域IB中。該開口的寬度約在例如1.5m至1.9m。該寬度對應于區(qū)域IA的在X方向上的寬度W1。然后，使具有襯底S斜角度的表面從該開口暴露出來。此外，余下的介電掩模M的寬度約在5m至15m范圍內。在圖20的截面圖中，介電掩模M保持在有源層波導AWG的成形區(qū)域(區(qū)域1A)的兩側。換言之，形成了寬度約在5m至15m的介電掩模M，其間設置有約在1.5m至1.9m的間隙。此外，區(qū)域2A布置在區(qū)域IB外部。在圖20等附圖中，雖然僅圖示了區(qū)域2A的一部分，但是該區(qū)域2A的寬度(在X方向上的寬度W2)明顯大于開口的寬度(約1.5m至1.9m)，例如約為250m。
[0120]接下來，如圖21所示，在上面所提到的開口(區(qū)域1A)之上，即具有襯底S斜角度的表面的暴露部分之上，形成有源層波導AWG。在本文中，使用MOVPE方法等形成II1-V族化合物半導體的InGaAlAs層作為有源層波導AWG。在MOVPE方法中，使用載氣將III族元素的源氣和V族元素的源氣引到腔室(處理腔室)中，并且在開口(區(qū)域1A)中生長InGaAlAs層。TMIn、TEGa和TMAl可以用作In(銦)、Ga(鎵)和Al(鋁)的源氣。此外，AsH3UiK三氫)可以用作As (砷)的源氣。在混合源氣到達被加熱襯底S的表面處時，發(fā)生化學反應諸如分解，并且InGaAlAs層在接續(xù)下層結晶信息的狀態(tài)下生長(沉積)。通過將V族元素的源氣(在本文中為砷化三氫)的流量與III族元素的源氣(在本文中為TMIn、TEGa、TMAl)的流量之和之比(也稱V / III比)設置至200或更低，來形成有源層波導(InGaAlAs層)AWG。在該形成中，在區(qū)域2A中形成有源層波導AWG2。
[0121]隨后，如圖22所示，在有源層波導AWG之上形成覆蓋層CVL。在本文中，通過MOVPE方法等形成II1- V族化合物半導體的P型InP層作為覆蓋層CVL。S卩，將p型InP層持續(xù)地(連續(xù)地)形成在形成有源層波導AWG的腔室(處理腔室)中。在該形成中，與形成有源層波導AWG (InP層)AWG之時一樣，將TMIn用作In的源氣，磷化氫用作P的源氣，并且V / III比設置至2000或更高。此外，在摻雜P型雜質的同時形成P型InP層。可以將Zn用作p型雜質，例如，可以通過在源氣中混合DEZn來形成P型InP層。在該形成中，在區(qū)域2A中形成覆蓋層CVL2。
[0122]如上面所提到的，在襯底S的區(qū)域IA中，從底部依次持續(xù)地并且一體地生長有源層波導AWG和覆蓋層CVL。在該生長中，有源層波導AWG2和覆蓋層CVL2在區(qū)域2A中從底部依次生長。如上面所提到的，由于區(qū)域2A的寬度(W2)大于區(qū)域IA的寬度(Wl)，所以在區(qū)域IA中單位面積生長速率變大。因此，有源層波導AWG的膜厚度TAl變?yōu)榇笥谟性磳硬▽WG2的膜厚度TA2 (TAl > TA2)。類似地，覆蓋層CVL的膜厚度TCl變?yōu)榇笥诟采w層CVL2的膜厚度TC2(TC1 >TC2)。此外，覆蓋層CVL2的側面變?yōu)樘幱?Ill)B平面保留的狀態(tài)下，該(Ill)B平面是在(0-11)平面暴露之前生長的平面。因此，覆蓋層CVL的每個側面具有與(100)平面垂直的(0-11)平面，而覆蓋層CVL2的每個側面除了(0-11)平面之外還具有
(Ill)B 平面。
[0123]因此，由于有源層波導AWG形成為，在從(100)平面在[1_1_1]方向上具有在0.5°至1.0°范圍內的斜角度的襯底S的表面之上、在[0-1-1]方向上延伸，所以可以減少有源層波導AWG的膜厚度的變化(也稱阱厚度)，并且可以獲得優(yōu)異的多量子阱(MQW)。此夕卜，由于由II1- V族化合物半導體構成的覆蓋層CVL以大于或等于2000的高V /III比形成在有源層波導AWG之上，所以可以從介電掩模M的端部形成具有這樣的側面的覆蓋層CVL，在該側面處主要出現(xiàn)與襯底S的表面幾乎垂直的(0-11)平面。
[0124]接下來，如圖23所示，通過蝕刻去除介電掩模M，并且例如使用CVD方法等將氧化硅膜沉積在襯底S上方、至約300nm的厚度，用作介電膜IL。
[0125]接下來，如圖24所示，通過在介電膜IL之上形成光刻膠膜并且對其進行曝光和顯影，來形成通過介電膜IL覆蓋了覆蓋層CVL的頂面和側面的光刻膠膜PR22。接下來，通過將光刻膠膜PR2用作掩模對介電膜IL進行濕法蝕刻。在該蝕刻中，還蝕刻了鄰接覆蓋層CVL側面的介電膜IL，使介電膜IL僅保留在覆蓋層CVL的頂面之上。之后，去除光刻膠膜PR2。因此，如圖25所示，覆蓋層CVL的頂面被介電膜IL覆蓋。
[0126]接下來，如圖26所示，使用MOVPE方法等，在包括襯底S的暴露部分頂面的覆蓋層CVL2之上形成半絕緣層InP層，作為半絕緣層SL。為了使InP層半絕緣，例如將Fe引入該層中。例如，使用載氣將III族元素的源氣和V族元素的源氣引到腔室(處理腔室)中，并且生長InP層。在該生長中，可以例如通過在源氣中混合二茂鐵以便將Fe混合進其中，形成具有半絕緣特性的包含F(xiàn)e的InP層。因此，有源層波導AWG與覆蓋層CVL的疊層部分的兩側都可以嵌入有半絕緣層SL。此外，覆蓋層CVL2的頂面可以被覆蓋有半絕緣層SL。
[0127]接下來，使用MOVPE方法等，在半絕緣層SL之上形成II1- V族化合物半導體的η型InP層，作為電流阻擋層CB。Si可以用作η型雜質，并且可以例如通過在源氣中混合Si2H6(乙硅烷)形成η型InP層。因此，覆蓋層CVL與有源層波導AWG的疊層部分的兩側都可以嵌入有半絕緣層SL和電流阻擋層CB的多層膜。
[0128]接下來，如圖27所示，去除介電膜IL。因此，覆蓋層CVL的頂面暴露出來。接下來，在覆蓋層CVL的暴露部分和電流阻擋層CB之上形成第二覆蓋層CL。在本文中，使用MOVPE方法等形成II1- V族化合物半導體的P型InP層，作為第二覆蓋層CL。
[0129]接下來，在第二覆蓋層CL之上形成接觸層CNL。在本文中，使用MOVPE方法等形成II1- V族化合物半導體的P型InGaAs層，作為接觸層CNL。
[0130]接下來，如圖28所示，在接觸層CNL之上形成P電極PEL。此外，在襯底S的背面之上形成η電極NEL。例如，在接觸層CNL之上形成例如鈀(Pd)膜和鉬(Pt)膜的多層膜，作為P電極PEL。這些膜可以使用濺射技術、蒸發(fā)方法等形成。接下來，通過將多層膜圖案化為期望的形狀，來形成P電極PEL。接下來，通過使襯底S的背面?zhèn)瘸喜⑶已心ヒr底S的背面，來減薄襯底S。接下來，在襯底S的背面之上形成例如鈦(Ti)膜和金(Au)膜的多層膜，作為η電極NEL。這些膜可以使用濺射技術、蒸發(fā)方法等形成。順便提及，可以采用其它金屬化膜作為P電極PEL和η電極NEL。
[0131]可以通過上面的工藝，形成如圖17中示出的半導體器件。
[0132]因此，同樣，在該實施例中，由于有源層波導AWG形成在具有斜角度的襯底S之上，并且覆蓋層CVL以高V / III比形成在襯底S之上，所以與第一實施例的情況一樣，覆蓋層CVL的生長部分變大，可以確保大的電氣化區(qū)域。因此，可以降低在半導體器件運行時的半導體器件電阻。
[0133]具體而言，在該實施例中，由于使用熱導率優(yōu)于介電層的熱導率的材料的InP，覆蓋層CVL的側面嵌入有半絕緣層SL，所以可以改善散熱，并且可以提高半導體器件的溫度特性。而且，使用熱導率良好的材料(例如，InP層)通過用第二覆蓋層CL蓋住覆蓋層CVL的頂面，可以改善散熱，并且可以提高半導體器件的溫度特性。
[0134]修改例
[0135]在第一和第二實施例中，由P型InGaAs層構成的單層膜用作接觸層CNL，接觸層CNL可以配置為多層膜。
[0136]圖29是示出了作為第一實施例的修改例的半導體器件的配置的截面圖。由于除了接觸層CNL、CNL2之外的配置及其制造工藝與第一實施例的(圖1等)相同，因此省略了對其的詳細說明。
[0137]如圖29所示，在第一實施例的修改例中，接觸層CNL由第一層CNLa和在第一層CNLa之上的第二層CNLb的多層膜構成。
[0138]第一層CNLa由II1- V族化合物半導體構成，并且由例如P型InGaAs層構成。此夕卜，第二層CNLb由II1- V族化合物半導體構成，并且由例如P型InGaAsP層構成。
[0139]順便提及，接觸層CNL2類似地由第一層(例如，P型InGaAs層)CNL2a和第二層(例如，P型InGaAsP層)CNL2b的多層膜構成。
[0140]可以使用MOVPE方法等形成這類疊層結構的接觸層CNL、CNL2。即，在其中形成有源層波導AWG和覆蓋層CVL形成的腔室(處理腔室)中持續(xù)地形成接觸層CNL、CNL2。例如，通過MOVPE方法等形成P型InGaAs層(第一層CNLa、CNL2a)，該MOVPE方法將TMIn用作In的源氣，TMGa用作Ga (鎵)的源氣，以及AsH3 (砷化三氫)用作As (砷)的源氣。然后，通過將PH3(磷化氫)添加至上面所提到的作為P的源氣的源氣，來形成P型InGaAsP層(第二層CNLb、CNL2b)。順便提及，DEZn可以用作P型雜質，例如可以通過在源氣中混合DEZn形成P型層。
[0141]圖30是示出了作為第二實施例的修改例的半導體器件的配置的截面圖。由于除了接觸層CNL、CNL2之外的配置及其制造工藝與第二實施例的(圖17等)相同，因此省略了對其的詳細說明。
[0142]如圖30所示，在第二實施例的修改例中，接觸層CNL由第一層CNLa和在第一層CNLa之上的第二層CNLb的多層膜構成。
[0143]第一層CNLa由II1- V族化合物半導體構成，并且由例如P型InGaAs層構成。此夕卜，第二層CNLb由II1- V族化合物半導體構成，并且由例如P型InGaAsP層構成。
[0144]可以使用MOVPE方法等形成這類疊層結構的接觸層CNL。即，在其中形成有源層波導AWG和覆蓋層CVL的腔室(處理腔室)中持續(xù)地形成接觸層CNL。例如，通過MOVPE方法等形成P型InGaAs層(第一層CNLa)，該MOVPE方法將TMIn用作In的源氣，TMGa用作Ga的源氣，以及AsH3用作As的源氣。然后，作為通過將PH3添加至上面所提到的源氣，來形成P型InGaAsP層(第二層CNLb)。順便提及，可以將Zn用作p型雜質，例如，可以通過在源氣中混合DEZn來形成P型層。
[0145]雖然沒有對在上面所提到的實施例和修改例中說明的半導體器件(半導體激光器)的應用部分做出限制，但是其可以用作在1.25至1.65μπι帶(band)的光通信的半導體器件(半導體激光器)。
[0146]在上述內容中，雖然基于實施例對本
【發(fā)明者】所做出的發(fā)明進行了具體說明，但是毫無疑問，本發(fā)明不限于上面提到的實施例，并且在不偏離本發(fā)明的要旨的情況下可以進行各種修改。
【權利要求】
1.一種用于制造半導體器件的方法，包括以下步驟: (a)在包圍襯底的第一區(qū)域的區(qū)域中形成掩模； (b)在所述襯底的所述第一區(qū)域中生長第一半導體層；以及 (c)在所述第一半導體層之上生長第二半導體層， 其中所述襯底從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度，以及 其中所述襯底、所述第一半導體層、和所述第二半導體層由II1- V族化合物半導體構成。
2.根據(jù)權利要求1所述的用于制造半導體器件的方法， 其中所述步驟(c)是利用III族元素的源氣和V族元素的源氣通過外延生長形成所述第二半導體層的步驟，以及 其中V / III比為2000或更高，所述V / III比為所述V族元素的所述源氣的流量與所述III族元素的所述源氣的流量之比。
3.根據(jù)權利要求2所述的用于制造半導體器件的方法， 其中所述襯底、所述第一半導體層、和所述第二半導體層由InP構成。
4.根據(jù)權利要求3所述的用于制造半導體器件的方法， 其中所述第二半導體層的每個側面具有(0-11)平面。
5.根據(jù)權利要求3所述的用于制造半導體器件的方法，包括步驟(d): 在所述步驟(C)之后，在所述第二半導體層上方形成第一電極，以及在所述襯底的背面之上形成第二電極。
6.根據(jù)權利要求3所述的用于制造半導體器件的方法， 其中所述第一半導體層與所述第二半導體層的疊層部分在第一方向上延伸，以及其中所述疊層部分的在與所述第一方向相交的第二方向上的截面形狀為接近矩形的形狀。
7.根據(jù)權利要求3所述的用于制造半導體器件的方法， 其中所述第一半導體層與所述第二半導體層的所述疊層部分的側面幾乎與所述(100)平面垂直。
8.根據(jù)權利要求3所述的用于制造半導體器件的方法， 其中所述第一半導體層和所述第二半導體層在第一方向上延伸，以及其中所述第二半導體層的頂面的在與所述第一方向相交的第二方向上的寬度大于所述第一半導體層的頂面的在所述第二方向上的寬度。
9.根據(jù)權利要求5所述的用于制造半導體器件的方法，包括以下步驟: (e)在所述步驟(C)和所述步驟(d)之間，在所述第一半導體層與所述第二半導體層的所述疊層部分的兩側，都形成具有與所述疊層部分的絕緣性的半絕緣層。
10.根據(jù)權利要求9所述的用于制造半導體器件的方法， 其中所述半絕緣層由包含F(xiàn)e的InP構成。
11.一種半導體器件，包括: 襯底； 布置在所述襯底的第一區(qū)域中的第一半導體層；以及 布置在所述第一半導體層之上的第二半導體層， 其中所述襯底從(100)平面在[1-1-1]方向上傾斜了 0.5°至1.0°范圍內的角度，以及 其中所述襯底、所述第一半導體層、和所述第二半導體層由II1- V族化合物半導體構成。
12.根據(jù)權利要求11所述的半導體器件， 其中所述襯底、所述第一半導體層、和所述第二半導體層由InP構成。
13.根據(jù)權利要求12所述的半導體器件， 其中所述第二半導體層的每個側面具有(0-11)平面。
14.根據(jù)權利要求11所述的半導體器件，包括: 布置在所述第二半導體層上方的第一電極，以及 布置在所述襯底的背面之上的第二電極。
15.根據(jù)權利要求13所述的半導體器件， 其中所述第一半導體層與所述第二半導體層的疊層部分在第一方向上延伸，以及其中所述疊層部分的在與所述第一方向相交的第二方向上的截面形狀為接近矩形的形狀。
16.根據(jù)權利要求13所述的半導體器件， 其中所述第一半導體層與所述第二半導體層的所述疊層部分的側面幾乎與所述(100)平面垂直。
17.根據(jù)權利要求13所述的半導體器件， 其中所述第一半導體層和所述第二半導體層在第一方向上延伸，以及其中所述第二半導體層的頂面的在與所述第一方向相交的第二方向上的寬度大于所述第一半導體層的頂面的在所述第二方向上的寬度。
18.根據(jù)權利要求13所述的半導體器件，包括: 在所述第一半導體層與所述第二半導體層的所述疊層部分的兩側的層，每個所述層由包含F(xiàn)e的InP構成。
19.根據(jù)權利要求13所述的半導體器件，包括: 第二疊層部分，所述第二疊層部分布置為與所述第一半導體層和所述第二半導體層的第一疊層部分分開， 其中所述第二疊層部分具有布置在所述襯底的第二區(qū)域中的第三半導體層、以及布置在所述第三半導體層之上的第四半導體層，以及 其中所述第一半導體層的厚度大于所述第三半導體層的厚度。
20.根據(jù)權利要求19所述的半導體器件， 其中所述第二半導體層的厚度大于所述第四半導體層的厚度。
【文檔編號】H01S5/227GK104466677SQ201410483638
【公開日】2015年3月25日 申請日期:2014年9月19日 優(yōu)先權日:2013年9月20日
【發(fā)明者】阿江敬, 北村昌太郎, 奧田哲朗, 加藤豪, 渡邊功 申請人:瑞薩電子株式會社