半導(dǎo)體裝置及其制造方法
半導(dǎo)體裝置及其制造方法
【專利摘要】實(shí)施方式的半導(dǎo)體裝置具備：第1導(dǎo)電型的SiC的第1區(qū)域；第1導(dǎo)電型的雜質(zhì)濃度比第1區(qū)域低的第1導(dǎo)電型的SiC的第2區(qū)域；被第1區(qū)域與第2區(qū)域夾持的第2導(dǎo)電型的第3區(qū)域；設(shè)置在第1、第2以及第3區(qū)域表面且第3區(qū)域上的膜厚比第2區(qū)域上的膜厚厚的Si層；設(shè)置在Si層上的柵極絕緣膜；以及設(shè)置在柵極絕緣膜上的柵極電極。
【專利說明】半導(dǎo)體裝置及其制造方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)享受以2013年9月20日提出的日本專利申請(qǐng)2013-195113號(hào)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過參照該基礎(chǔ)申請(qǐng)而包括基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。
【技術(shù)領(lǐng)域】
[0003]實(shí)施方式一般涉及半導(dǎo)體裝置及其制造方法。
【背景技術(shù)】
[0004]作為下一代的功率半導(dǎo)體設(shè)備用的材料，期待著SiC (碳化硅)。SiC與Si (硅)相比，具有帶隙為3倍、破壞電場(chǎng)強(qiáng)度為約10倍、以及熱傳導(dǎo)率為約3倍的優(yōu)良的物性。若利用該特性則能夠?qū)崿F(xiàn)低損失且能夠高溫動(dòng)作的功率半導(dǎo)體設(shè)備。
[0005]另一方面，使用了 SiC的MOSFET或者IGBT中存在因溝道電阻高而導(dǎo)通電阻變高的問題。
【發(fā)明內(nèi)容】
[0006]本發(fā)明要解決的課題在于提供能夠減小導(dǎo)通電阻的半導(dǎo)體裝置。
[0007]實(shí)施方式的半導(dǎo)體裝置具備:第I導(dǎo)電型的SiC的第I區(qū)域；第I導(dǎo)電型的SiC的第2區(qū)域，第I導(dǎo)電型的雜質(zhì)濃度比第I區(qū)域低；第2導(dǎo)電型的SiC的第3區(qū)域，被第I區(qū)域與第2區(qū)域夾持；Si層，設(shè)置在第1、第2以及第3區(qū)域表面，第3區(qū)域上的膜厚比第2區(qū)域上的膜厚厚；柵極絕緣膜，設(shè)置在Si層上；以及柵極電極，設(shè)置在柵極絕緣膜上。
[0008]通過上述結(jié)構(gòu)，可提供能夠減小導(dǎo)通電阻的半導(dǎo)體裝置。
【專利附圖】
【附圖說明】
[0009]圖1是表示第I實(shí)施方式的半導(dǎo)體裝置的示意截面圖。
[0010]圖2是第I實(shí)施方式的半導(dǎo)體裝置的溝道區(qū)域附近的放大示意圖。
[0011]圖3是第I實(shí)施方式的作用以及效果的說明圖。
[0012]圖4是第I實(shí)施方式的作用以及效果的說明圖。
[0013]圖5是第I實(shí)施方式的作用以及效果的說明圖。
[0014]圖6是第I實(shí)施方式的作用以及效果的說明圖。
[0015]圖7是第I實(shí)施方式的作用以及效果的說明圖。
[0016]圖8是第I實(shí)施方式的作用以及效果的說明圖。
[0017]圖9是第I實(shí)施方式的作用以及效果的說明圖。
[0018]圖10是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0019]圖11是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0020]圖12是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0021]圖13是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0022]圖14是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0023]圖15是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0024]圖16是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0025]圖17是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0026]圖18是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0027]圖19是表示第2實(shí)施方式的半導(dǎo)體裝置的示意截面圖。
[0028]圖20是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0029]圖21是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0030]圖22是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0031]圖23是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0032]圖24是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0033]圖25是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
【具體實(shí)施方式】
[0034]以下，參照【專利附圖】
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【附圖說明】本發(fā)明的實(shí)施方式。另外，以下的說明中，對(duì)相同的部件等賦予相同的附圖標(biāo)記，對(duì)于說明過一次的部件等，適當(dāng)省略其說明。
[0035]此外，以下的說明中，η+、η、η —以及P+、P、P —的標(biāo)記表示各導(dǎo)電型中的雜質(zhì)濃度的相對(duì)的高低。即η.表示與η相比η型的雜質(zhì)濃度相對(duì)高，η 一表示與η相比η型的雜質(zhì)濃度相對(duì)低。此外，P+表示與P相比P型的雜質(zhì)濃度相對(duì)高，P—表示與P相比P型的雜質(zhì)濃度相對(duì)低。另外，有時(shí)將η+型、η —型簡(jiǎn)記為η型，將P+型、P —型簡(jiǎn)記為ρ型。
[0036](第I實(shí)施方式)
[0037]本實(shí)施方式的半導(dǎo)體裝置具備:第I導(dǎo)電型的SiC的第I區(qū)域；第I導(dǎo)電型的SiC的第2區(qū)域，第I導(dǎo)電型的雜質(zhì)濃度比第I區(qū)域低;第2導(dǎo)電型的SiC的第3區(qū)域，被第I區(qū)域與第2區(qū)域夾持；Si(硅)層，連續(xù)地設(shè)置在第1、第2以及第3區(qū)域表面，第3區(qū)域上的膜厚比第2區(qū)域上的膜厚厚；柵極絕緣膜，設(shè)置在Si層上；以及柵極電極，設(shè)置在柵極絕緣膜上。
[0038]圖1是表示作為本實(shí)施方式的半導(dǎo)體裝置的MOSFET的結(jié)構(gòu)的示意截面圖。該MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 100是通過離子注入來形成P溝道區(qū)域和源極區(qū)域的雙注入MOSFET (DMOSFET，Double Implantat1n M0SFET)。
[0039]M0SFET100中第I導(dǎo)電型為η型、第2導(dǎo)電型為ρ型。M0SFET100是以電子為載流子的η溝道型晶體管。此外，M0SFET100是使載流子在半導(dǎo)體基板的表面?zhèn)鹊脑礃O電極與背面?zhèn)鹊穆O電極之間移動(dòng)的縱型晶體管。
[0040]該M0SFET100具備具有第I面和第2面的SiC基板(碳化硅基板)12。圖1中，第I面是指圖的上側(cè)的面，第2面是指圖的下側(cè)的面。該SiC基板12例如是雜質(zhì)濃度為IXlO18Cm-3以上且lX1019cm —3以下的、例如將N(氮)作為η型雜質(zhì)而包含的4H — SiC的SiC基板(η基板)。
[0041]第I面例如為Si面、即(0001)面。第I面相對(duì)于Si面，例如可以在0.5度以上且8度以下的范圍內(nèi)偏移。第I面也可以為C面、S卩(000 -1)面。
[0042]在該SiC基板12的第I面上形成有例如η型雜質(zhì)的雜質(zhì)濃度為5Χ1015以上且2 X 1016cm-3以下的η型的SiC層即漂移區(qū)域(第2區(qū)域)14。漂移區(qū)域14的膜厚例如為5?20 μ m左右。
[0043]在漂移區(qū)域14的一部分表面形成有P型雜質(zhì)的雜質(zhì)濃度例如為5 X 115CnT3以上且I X 117Cm 一3以下的P型的SiC區(qū)域即P溝道區(qū)域(第3區(qū)域)16。ρ溝道區(qū)域16的深度例如為0.6 μ m左右。ρ溝道區(qū)域16作為M0SFET100的溝道區(qū)域而發(fā)揮功能。
[0044]在ρ溝道區(qū)域16的一部分表面形成有η型雜質(zhì)的雜質(zhì)濃度例如為lX1018cm —3以上且I X 122CnT 3以下的η.型的SiC區(qū)域即源極區(qū)域(第I區(qū)域)18。源極區(qū)域18的深度比P溝道區(qū)域16的深度淺，例如為0.3 μ m左右。此外，漂移區(qū)域14的η型的雜質(zhì)濃度比源極區(qū)域18的η型的雜質(zhì)濃度低。
[0045]此外，在作為ρ溝道區(qū)域16的一部分表面的源極區(qū)域18的側(cè)方形成有例如P型雜質(zhì)的雜質(zhì)濃度為I X 118以上且I X 122Cm 一3以下的P+型的SiC區(qū)域即ρ溝道接觸區(qū)域20。ρ溝道接觸區(qū)域20的深度比ρ溝道區(qū)域16的深度淺，例如為0.3 μ m左右。
[0046]在η.型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及P型的P溝道區(qū)域(第3區(qū)域)16的表面，連續(xù)地設(shè)有Si(硅)層22。Si層22例如是單晶體或者多晶體。
[0047]圖2是本實(shí)施方式的半導(dǎo)體裝置的溝道區(qū)域附近的放大示意圖。Si層22在ρ溝道區(qū)域(第3區(qū)域)16上的膜厚(圖2中“t2”)比在漂移區(qū)域(第2區(qū)域)14上的膜厚(圖2中“t/’)厚。
[0048]在此，ρ溝道區(qū)域16的Si層22的膜厚(t2)比漂移區(qū)域14上的Si層22的膜厚U1)厚是指，膜厚(t2)的最大值比膜厚U1)的最小值大。即，Si層22的膜厚不均勻，至少在漂移區(qū)域14上存在薄的區(qū)域。
[0049]并且，在Si層22上設(shè)有柵極絕緣膜28。柵極絕緣膜28例如為硅氧化膜。進(jìn)而，在柵極絕緣膜28上形成有柵極電極30。柵極電極30例如能夠采用多晶硅等。
[0050]在柵極電極30上形成有例如由S12膜形成的層間絕緣膜32。被柵極電極下的源極區(qū)域(第I區(qū)域)18與漂移區(qū)域(第2區(qū)域)14夾持的ρ溝道區(qū)域(第3區(qū)域)16作為MOSFET100的溝道區(qū)域而發(fā)揮功能。
[0051]并且，具備與源極區(qū)域18、以及ρ溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.Ρ阱共用電極)24。第I電極(源極.P阱共用電極)24例如由Ni(鎳)的阻擋金屬層24a、和阻擋金屬層24a上的Al的金屬層24b構(gòu)成。Ni的阻擋金屬層24a和Al的金屬層24b也可以通過反應(yīng)而形成合金。
[0052]此外，在SiC基板12的第2面?zhèn)刃纬捎袑?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如為Ni。
[0053]另外，本實(shí)施方式中，優(yōu)選的是，η型雜質(zhì)例如為N(氮)或P(磷)，但也可以使用As(砷)等。此外，優(yōu)選的是，ρ型雜質(zhì)例如為Al(鋁)，但也可以使用B(硼)、Ga(鎵)、In (鋼)等。
[0054]以下，對(duì)本實(shí)施方式的作用以及效果進(jìn)行詳述。圖3至圖9是本實(shí)施方式的作用以及效果的說明圖。
[0055]圖3與本實(shí)施方式不同，是Si層22的膜厚均勻的MOSFET的溝道區(qū)域附近的放大示意圖。圖3中的箭頭表示電流路徑、即載流子移動(dòng)的路徑。在該情況下，Si層成為載流子流動(dòng)的溝道。
[0056]Si層22與柵極絕緣膜28例如硅氧化膜的界面，和SiC與柵極絕緣膜的界面相比，容易形成品質(zhì)高的界面。因此，通過將Si層22設(shè)置在SiC與柵極絕緣膜28之間，能夠抑制半導(dǎo)體/絕緣膜界面處的遷移率的下降等，能夠?qū)崿F(xiàn)低的溝道電阻。例如，SiC為溝道的情況下的遷移率為lOOcmVVs以下，相對(duì)于此，Si為溝道的情況下能夠期待300cm2/Vs以上的遷移率。
[0057]但是，在設(shè)置了 Si層22的情況下，電子從Si層22流到漂移區(qū)域14時(shí)，Si層22與漂移區(qū)域14之間的Si/SiC界面的存在有可能成為問題。
[0058]圖4是表示圖3的AA截面中的能帶構(gòu)造的圖。如圖4所示，在Si/SiC界面存在0.5eV的能量勢(shì)壘。此外，在Si/SiC界面的SiC側(cè)存在耗盡層。因此，電子從Si層22向漂移區(qū)域14的流動(dòng)被抑制，MOSFET的導(dǎo)通電阻有可能增大。
[0059]圖5是表示將Si層22薄膜化的情況下的作用的圖。表示體型SiC以及薄膜Si的能帶構(gòu)造。對(duì)于體型SiC以及薄膜Si，都假設(shè)η型雜質(zhì)濃度為lX1016cm — 3。
[0060]通過因?qū)i薄膜化而帶來的限制效應(yīng)(日語:閉C込A効果)，Si的費(fèi)米能級(jí)(Ef)上升。若能夠?qū)i的費(fèi)米能級(jí)(Ef)提高到SiC的費(fèi)米能級(jí)(Ef)JU Si/SiC界面的耗盡層消失，可期待電子容易地從Si層22向漂移區(qū)域14流動(dòng)。
[0061]圖6是表示Si層22的膜厚和費(fèi)米能級(jí)的變化量的圖。橫軸為Si層22的膜厚，縱軸為Si的費(fèi)米能級(jí)與導(dǎo)帶下端的能量(Ec)之差。縱軸表示由薄膜化帶來的費(fèi)米能級(jí)的上升程度。圖中表示η型的雜質(zhì)濃度為lX1015cm —3和I X 116Cm —3的情況。
[0062]圖6中，虛線為費(fèi)米能級(jí)上升程度的目標(biāo)值。具體來說是SiC的費(fèi)米能級(jí)與Si的導(dǎo)帶下端的能量(Ec)之差的目標(biāo)值。若實(shí)現(xiàn)該目標(biāo)值，則Si的費(fèi)米能級(jí)(Ef)與SiC的費(fèi)米能級(jí)(Ef)會(huì)一致。
[0063]從圖6可知，若Si層22的膜厚成為2nm以下，則Si的費(fèi)米能級(jí)(Ef)與SiC的費(fèi)米能級(jí)(Ef) —致。因此，從減小Si/SiC界面上的導(dǎo)通電阻的觀點(diǎn)來看，優(yōu)選的是在漂移區(qū)域(第2區(qū)域)14上的Si層22存在膜厚為2nm以下的部分。
[0064]本實(shí)施方式中，通過Si層22的薄膜化，Si/SiC界面處的電阻減小，能夠減小導(dǎo)通電阻。但是，通過將Si層22薄膜化，溝道電阻上升，因此MOSFET的導(dǎo)通電阻有可能增大。
[0065]圖7是表示在Si層中形成了反型層時(shí)的電子濃度的深度依賴性的圖。假設(shè)在
(111)面的Si中電子的面密度為5X 1012cm — 2的情況。另外，設(shè)為不存在Si/SiC的異質(zhì)界面來進(jìn)行計(jì)算。
[0066]從圖7可知，從柵極絕緣膜28與Si層的界面起深度2μπι附近，存在電子密度的峰值。并且，在深度5nm左右之處存在拐點(diǎn)，在深度1nm處電子密度大致為零。
[0067]圖8是存在Si/SiC的異質(zhì)界面的情況下的電子分布和能帶構(gòu)造的說明圖。若Si層22的膜厚過薄，則電子的移動(dòng)受品質(zhì)差的Si/SiC界面的影響而遷移率下降，溝道電阻有可能上升。
[0068]因此，從回避Si/SiC界面的影響的觀點(diǎn)來看，優(yōu)選的是P溝道區(qū)域(第3區(qū)域)16上的Si層22的膜厚為5nm以上，更優(yōu)選的是1nm以上。
[0069]此外，若在溝道區(qū)域淺的部分存在Si/SiC界面，則該界面妨礙強(qiáng)反型狀態(tài)的能帶的彎曲，可能不會(huì)有充分的電子被弓丨導(dǎo)到反型層。
[0070]圖9是表示Si層22的表面電勢(shì)的深度依賴性的圖。使反型層的電子面密度從
IX 110Cm-2到5X 1012cm —2變化來進(jìn)行計(jì)算。另外，設(shè)為不存在Si/SiC的異質(zhì)界面來進(jìn)行計(jì)算。
[0071]從圖9可知，從與柵極絕緣膜28的界面起深度為5nm以上的位置的電勢(shì)在強(qiáng)反型狀態(tài)下不動(dòng)。因此，認(rèn)為若使Si層22的膜厚為5nm以上，則能帶的彎曲不受品質(zhì)差的Si/SiC界面的影響，能夠?qū)崿F(xiàn)充分的電子密度。因此，從提高電子密度并減小溝道電阻的觀點(diǎn)來看，優(yōu)選的是P溝道區(qū)域(第3區(qū)域)16上的Si層22的膜厚為5nm以上。
[0072]此外，優(yōu)選的是ρ溝道區(qū)域(第3區(qū)域)16上的Si層22的膜厚為10nm以下。這是因?yàn)樵赑溝道區(qū)域(第3區(qū)域)16形成的耗盡層的厚度為10nm左右，因此若Si層22的膜厚超過lOOnm，則有可能不能進(jìn)行MOSFET動(dòng)作。
[0073]此外，優(yōu)選的是，在Si層22與柵極絕緣膜28的界面，如圖1、圖2所示，存在從ρ溝道區(qū)域(第3區(qū)域)16朝向漂移區(qū)域(第2區(qū)域)14的方向、并接近于ρ溝道區(qū)域(第3區(qū)域)16及漂移區(qū)域(第2區(qū)域)14與Si層22的界面的傾斜部分。這是因?yàn)?，通過將Si層22的膜厚平滑地薄膜化，抑制了溝道電阻的增大。
[0074]此外，優(yōu)選的是，Si層22的膜厚在源極區(qū)域(第I區(qū)域)18與ρ溝道區(qū)域(第3區(qū)域)16的邊界部為最大。這是因?yàn)樵谠搮^(qū)域中的溝道電阻的減小在實(shí)現(xiàn)MOSFET的導(dǎo)通電阻的減小方面有效。
[0075]此外,優(yōu)選的是，Si層22為i (本征，intrinsic)型或者η型。這是因?yàn)?，由此溝道的位置從Si/柵極絕緣膜界面離開，遷移率提高。尤其優(yōu)選的是η型。
[0076]根據(jù)本實(shí)施方式，在SiC與柵極絕緣膜28之間設(shè)置Si層22。并且，通過將該Si層22作為溝道，來提高電子的遷移率。進(jìn)而，通過將Si層22不做成均勻的膜厚、使漂移區(qū)域(第2區(qū)域)14上的膜厚較薄、使ρ溝道區(qū)域(第3區(qū)域)上的膜厚較厚，從而同時(shí)實(shí)現(xiàn)溝道電阻的減小和Si/SiC界面的電阻的減小。因此，實(shí)現(xiàn)導(dǎo)通電阻低的M0SFET。
[0077]接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。
[0078]本實(shí)施方式的半導(dǎo)體裝置的制造方法中，在第I導(dǎo)電型的SiC的第I區(qū)域的表面、第I導(dǎo)電型的雜質(zhì)濃度比第I區(qū)域低的第I導(dǎo)電型的SiC的第2區(qū)域的表面、以及被第I區(qū)域與第2區(qū)域夾持的第2導(dǎo)電型的SiC的第3區(qū)域的表面形成連續(xù)的Si層，以第2區(qū)域上的Si層表面露出的方式在Si層上形成掩模件，將掩模件作為掩模將Si層氧化，剝離掩模件，在Si層表面形成柵極絕緣膜，在柵極絕緣膜上形成柵極電極。
[0079]圖10?圖18是表示本實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0080]首先，準(zhǔn)備作為η型雜質(zhì)而含有雜質(zhì)濃度為5 X 1018cm —3左右的P (磷)或者N (氮)的、例如厚度為300 μ m且4Η — SiC的低電阻的η型的SiC基板12。
[0081]接著，通過外延成長(zhǎng)法在SiC基板12的第I面上使漂移區(qū)域(第2區(qū)域)14外延成長(zhǎng)，該漂移區(qū)域14是作為η型雜質(zhì)而例如含有雜質(zhì)濃度為I X 116Cm-3左右的N、厚度為10 μ m左右的高電阻的η型的SiC層。
[0082]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的第I掩模件42。將該第I掩模件42作為離子注入掩模來使用，將作為P型雜質(zhì)的Al向漂移區(qū)域14離子注入而形成P溝道區(qū)域(第3區(qū)域)16(圖10)。
[0083]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的第2掩模件44。將該第2掩模件44作為離子注入掩模來使用，將作為η型雜質(zhì)的N向ρ溝道區(qū)域(第3區(qū)域)16離子注入，形成源極區(qū)域(第I區(qū)域)18 (圖11)。
[0084]漂移區(qū)域(第2區(qū)域)14的η型雜質(zhì)濃度比源極區(qū)域(第I區(qū)域)18的η型的雜質(zhì)濃度低。此外，P型的P溝道區(qū)域(第3區(qū)域)16被η型的源極區(qū)域(第I區(qū)域)18與η型的漂移區(qū)域(第2區(qū)域)14夾持。
[0085]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的第3掩模件46。將該第3掩模件46作為離子注入掩模來使用，將作為P型雜質(zhì)的Al向ρ溝道區(qū)域(第3區(qū)域)16離子注入而形成P溝道接觸區(qū)域20 (圖12)。
[0086]接著，進(jìn)行用于ρ型雜質(zhì)和η型雜質(zhì)的活性化的退火。該退火例如將氬(Ar)氣作為環(huán)境氣體來使用，利用加熱溫度為1600°C、加熱時(shí)間為30分鐘這樣的條件。此時(shí)，能夠?qū)崿F(xiàn)導(dǎo)入到SiC內(nèi)部的雜質(zhì)的活性化，但擴(kuò)散是微小的。
[0087]接著，在η型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及P型的P溝道區(qū)域(第3區(qū)域)16的表面形成連續(xù)的Si層22 (圖13)。
[0088]Si層22例如為非晶Si,例如通過CVD(Chemical Vapor Deposit1n,化學(xué)氣相淀積)法形成。非晶Si的Si層22例如通過退火處理變換為單晶Si或者多晶Si。也可以代替非晶Si，而通過CVD法直接形成單晶Si或者多晶Si。
[0089]接著，以η型的漂移區(qū)域(第2區(qū)域)14上的Si層22表面的一部分露出的方式在Si層22上形成掩模件48 (圖14)。掩模件48例如為氮化硅膜。
[0090]接著，以掩模件48為掩模將Si層22有選擇地氧化，形成硅氧化膜50 (圖15)。該工藝為所謂LOCOS(娃的局部氧化,Local Oxidat1n of Silicon)工藝。通過將n型的漂移區(qū)域(第2區(qū)域)14上的Si層22氧化，將該區(qū)域的Si層22有選擇地薄膜化。優(yōu)選的是，在η型的漂移區(qū)域(第2區(qū)域)14上的Si層22，形成膜厚為2nm以下的部分。
[0091]另外，在Si層22的氧化時(shí)，也可以通過將一部分Si層22完全氧化，使硅氧化膜50的一部分與漂移區(qū)域(第2區(qū)域)14相接。
[0092]接著，例如通過氟酸類的濕蝕刻，剝離硅氧化膜50 (圖16)。
[0093]另外，也可以將硅氧化膜50不剝離而原樣留下。在該情況下，形成η型的漂移區(qū)域(第2區(qū)域)14上的柵極絕緣膜28的膜厚比ρ溝道區(qū)域(第3區(qū)域)16上的柵極絕緣膜28的膜厚更厚的M0SFET。因此，能夠抑制MOSFET的截?cái)鄷r(shí)的柵極漏電流。
[0094]接著，在Si層22的表面形成柵極絕緣膜28 (圖17)。柵極絕緣膜28例如為通過CVD法形成的硅氧化膜。
[0095]接著，在柵極絕緣膜28上形成例如多晶硅的柵極電極30。并且，在柵極電極30上形成例如S12膜的層間絕緣膜32 (圖18)。
[0096]然后，形成與源極區(qū)域18、以及ρ溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.P阱共用電極)24。第I電極(源極.P阱共用電極)24例如通過Ni (鎳)和Al的濺射來形成。在形成第I電極24時(shí)，Si層22也可以事先通過蝕刻等而被除去?；蛘?，也可以在將第I電極利用硅化物形成時(shí)，將Si層22包括在內(nèi)進(jìn)行硅化物化。
[0097]接著，在n —SiC基板12的第2面?zhèn)刃纬蓪?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如通過Ni的濺射來形成。
[0098]然后，為了減小第I電極24與第2電極36的接觸電阻，進(jìn)行低溫下的退火。退火例如在氬氣環(huán)境且400°C下進(jìn)行。
[0099]通過以上的制造方法，形成圖1所示的M0SFET100。
[0100]根據(jù)本實(shí)施方式的形態(tài)，將Si層22的膜厚按每個(gè)區(qū)域進(jìn)行最佳化，由此實(shí)現(xiàn)導(dǎo)通電阻低的MOSFET。
[0101](第2實(shí)施方式)
[0102]本實(shí)施方式在是溝槽型的縱型晶體管這一點(diǎn)上與第I實(shí)施方式不同。對(duì)于與第I實(shí)施方式重復(fù)的內(nèi)容省略記述。
[0103]圖19是表示作為本實(shí)施方式的半導(dǎo)體裝置的MOSFET的結(jié)構(gòu)的示意截面圖。M0SFET200的ρ溝道區(qū)域形成在溝槽的側(cè)面。是溝槽型的縱型晶體管。
[0104]該M0SFET200具備具有第I面和第2面的SiC基板(碳化硅基板)12。圖19中，第I面是指圖的上側(cè)的面，第2面是指圖的下側(cè)的面。該SiC基板12例如為將雜質(zhì)濃度為
1X 1018cm — 3以上且I X 1019cm — 3以下的例如N(氮)作為η型雜質(zhì)來包含的4Η — SiC的SiC基板(η基板)。
[0105]第I面例如為Si面、即(0001)面。第I面也可以相對(duì)于Si面例如在0.5度以上且8度以下的范圍內(nèi)偏移。第I面也可以為C面、S卩(000 — I)面。
[0106]在該SiC基板12的第I面上形成有例如η型雜質(zhì)的雜質(zhì)濃度為5Χ1015以上且
2X 116Cm-3以下的η型的SiC層即漂移區(qū)域(第2區(qū)域)14。漂移區(qū)域14的膜厚例如為5?20 μ m左右。
[0107]在漂移區(qū)域14上，形成有P型雜質(zhì)的雜質(zhì)濃度例如為5X 115CnT 3以上且I X 117Cm-3以下的ρ型的SiC區(qū)域即ρ溝道區(qū)域(第3區(qū)域)16。ρ溝道區(qū)域16的深度例如為0.6 μ m左右。ρ溝道區(qū)域16作為M0SFET200的溝道區(qū)域而發(fā)揮功能。
[0108]在ρ溝道區(qū)域16的一部分表面，形成有η型雜質(zhì)的雜質(zhì)濃度例如為lX1018cm — 3以上且I X 122CnT3以下的源極區(qū)域(第I區(qū)域)18。源極區(qū)域18的深度比ρ溝道區(qū)域16的深度淺，例如為0.3μπι左右。此外，漂移區(qū)域14的η型的雜質(zhì)濃度比源極區(qū)域18的η型的雜質(zhì)濃度低。
[0109]此外，在ρ溝道區(qū)域16的一部分表面即源極區(qū)域18的側(cè)方，形成有例如P型雜質(zhì)的雜質(zhì)濃度為I X 118以上且I X 122Cm-3以下的P+型的SiC區(qū)域即ρ溝道接觸區(qū)域20。P溝道接觸區(qū)域20的深度比ρ溝道區(qū)域16的深度淺，例如為0.3 μ m左右。
[0110]設(shè)有貫通源極區(qū)域(第I區(qū)域)18以及ρ溝道區(qū)域(第3區(qū)域)16并到達(dá)漂移區(qū)域(第2區(qū)域)14的溝槽55。在溝槽55的內(nèi)面的n+型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及ρ型的ρ溝道區(qū)域(第3區(qū)域)16的表面，連續(xù)地設(shè)有Si (硅)層22。Si層22例如為單晶體或者多晶體。
[0111]并且，Si層22的P溝道區(qū)域(第3區(qū)域)16上的膜厚比漂移區(qū)域(第2區(qū)域)14
上的膜厚厚。
[0112]在此，ρ溝道區(qū)域16的Si層22的膜厚比漂移區(qū)域14上的Si層22的膜厚厚意味著，膜厚的最大值大于膜厚的最小值。即，Si層22的膜厚并不均勻，至少在漂移區(qū)域14上存在薄的區(qū)域。
[0113]在溝槽55底部的Si層22上設(shè)有埋入氧化膜60。該埋入氧化膜60緩和在溝槽底部上的電場(chǎng)集中，提高M(jìn)0SFET200的可靠性。
[0114]并且，在Si層22上設(shè)有柵極絕緣膜28。柵極絕緣膜28例如為硅氧化膜。進(jìn)而，在柵極絕緣膜28上形成有柵極電極30。對(duì)于柵極電極30例如能夠使用多晶硅等。
[0115]在柵極電極30上，形成有例如由S12膜形成的層間絕緣膜32。被柵極電極下的源極區(qū)域18與漂移區(qū)域14夾持的ρ溝道區(qū)域16作為M0SFET200的溝道區(qū)域而發(fā)揮功能。
[0116]并且，具備與源極區(qū)域18以及P溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.Ρ阱共用電極)24。第I電極(源極.ρ阱共用電極)24例如由Ni(鎳)的阻擋金屬層24a和阻擋金屬層24a上的Al的金屬層24b構(gòu)成。Ni的阻擋金屬層24a和Al的金屬層24b也可以通過反應(yīng)而形成合金。
[0117]此外，在SiC基板12的第2面?zhèn)刃纬捎袑?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如為Ni。
[0118]接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。
[0119]圖20?圖25是表示本實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0120]首先，準(zhǔn)備作為η型雜質(zhì)而含有雜質(zhì)濃度為5 X 1018cm —3左右的P (磷)或者N (氮)的、例如厚度為300 μ m的4Η — SiC的低電阻的η型的SiC基板12。
[0121]接著，在SiC基板12的第I面上，通過外延成長(zhǎng)法使漂移區(qū)域(第2區(qū)域)14外延成長(zhǎng)，該漂移區(qū)域14是作為η型雜質(zhì)而例如含有雜質(zhì)濃度為I X 1016cm —3左右的N的、厚度為10 μ m左右的高電阻的η型的SiC層。
[0122]然后，將作為ρ型雜質(zhì)的Al向漂移區(qū)域14離子注入，形成作為P型的SiC區(qū)域的P溝道區(qū)域(第3區(qū)域)16。
[0123]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的掩模件。將該掩模件作為離子注入掩模來使用，將作為η型雜質(zhì)的N向ρ溝道區(qū)域16離子注入而形成作為第η型的SiC區(qū)域的源極區(qū)域(第I區(qū)域)18。
[0124]漂移區(qū)域(第2區(qū)域)14的η型雜質(zhì)濃度比源極區(qū)域(第I區(qū)域)18的η型的雜質(zhì)濃度低。此外，P型的P溝道區(qū)域(第3區(qū)域)16被η型的源極區(qū)域(第I區(qū)域)18和η型的漂移區(qū)域(第2區(qū)域)14夾持。
[0125]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的掩模件。將該掩模件作為離子注入掩模來使用，將作為P型雜質(zhì)的Al向P溝道區(qū)域(第3區(qū)域)16離子注入而形成P溝道接觸區(qū)域20 (圖20)。
[0126]接著，進(jìn)行用于ρ型雜質(zhì)和η型雜質(zhì)的活性化的退火。該退火例如將氬(Ar)氣作為環(huán)境氣體來使用，并使用加熱溫度為1600°C、加熱時(shí)間為30分鐘這樣的條件。此時(shí)，能夠?qū)崿F(xiàn)向SiC內(nèi)部導(dǎo)入的雜質(zhì)的活性化，但擴(kuò)散是微小的。
[0127]接著，以掩模件62為掩模，通過濕蝕刻形成貫通源極區(qū)域(第I區(qū)域)18以及ρ溝道區(qū)域(第3區(qū)域)16并到達(dá)漂移區(qū)域(第2區(qū)域)14的溝槽55 (圖21)。
[0128]接著，在溝槽55內(nèi)面的η型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及ρ型的ρ溝道區(qū)域(第3區(qū)域)16的表面，形成連續(xù)的第ISi層22a。第ISi層22a例如為非晶Si,例如通過CVD (Chemical Vapor Deposit1n)法來形成。然后，向溝槽55埋入硅氧化膜。然后，對(duì)硅氧化膜進(jìn)行蝕刻，形成埋入氧化膜60 (圖22)。
[0129]然后，在第ISi層22a上形成第2Si層22b (圖23)。第2Si層22b例如為非晶Si。非晶Si的第I及第2Si層22a、22b例如通過退火處理被變換為單晶Si或者多晶S1、并被一體化而成為Si層22。
[0130]并且，對(duì)Si層22進(jìn)行蝕刻而使其僅在溝槽55內(nèi)殘存(圖24)。并且，剝離掩模件62。
[0131]接著，在Si層22的表面形成柵極絕緣膜28(圖25)。柵極絕緣膜28例如為通過CVD法形成的硅氧化膜。
[0132]接著，在柵極絕緣膜28上形成例如多晶硅的柵極電極30。并且，在柵極電極30上形成例如S12膜的層間絕緣膜32。
[0133]然后，形成與源極區(qū)域18以及P溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.P阱共用電極)24。第I電極(源極.P阱共用電極)24例如通過Ni (鎳)和Al的濺射來形成。在形成第I電極24時(shí)，Si層22也可以預(yù)先通過蝕刻而被除去。或者，也可以在通過硅化物化來形成第I電極時(shí)，將Si層22包括在內(nèi)而進(jìn)行硅化物化。
[0134]接著，在n —SiC基板12的第2面?zhèn)刃纬蓪?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如通過Ni的濺射來形成。
[0135]然后，為了減小第I電極24與第2電極36的接觸電阻，進(jìn)行低溫下的退火。退火例如在氬氣環(huán)境且400°C下進(jìn)行。
[0136]通過以上的制造方法，形成圖19所示的M0SFET200。
[0137]根據(jù)本實(shí)施方式的形態(tài)，通過將Si層22的膜厚按每個(gè)區(qū)域來最佳化，可實(shí)現(xiàn)導(dǎo)通電阻低的M0SFET。此外，根據(jù)本實(shí)施方式，通過做成溝槽型，可實(shí)現(xiàn)能夠流過大電流的MOSFET。
[0138]以上，實(shí)施方式中，以4H — SiC的Si面為例進(jìn)行了說明，但本發(fā)明在C面、A面、M面等其他的面方位也可實(shí)現(xiàn)。此外，作為碳化硅的結(jié)晶構(gòu)造，以4H — SiC的情況為例進(jìn)行了說明，但本發(fā)明也能夠適用于6H — SiC、3C — SiC等其他的結(jié)晶構(gòu)造的碳化硅。
[0139]此外，在實(shí)施方式中，以將電子作為載流子的η溝道型晶體管為例進(jìn)行了說明，但也可以將本發(fā)明適用于以空穴為載流子的P溝道晶體管。此外，對(duì)于MOSFET以外的設(shè)備，例如對(duì)于縱型IGBT等也能夠適用本發(fā)明。
[0140]此外，在實(shí)施方式中，以將Si用于溝道的情況為例進(jìn)行了說明，但也可以代替Si而使用碳類的材料，例如，石墨烯(grapheme)、納米管(nanotube)、金剛石。
[0141]對(duì)本發(fā)明的幾個(gè)實(shí)施方式進(jìn)行了說明，但這些實(shí)施方式是作為例來提示的，并沒有要限定發(fā)明的范圍。半導(dǎo)體裝置及其制造方法的實(shí)施方式能夠以其他多種形態(tài)實(shí)施，在不脫離發(fā)明的主旨的范圍內(nèi)能夠進(jìn)行各種省略、置換、變更。這些實(shí)施方式及其變形包含于發(fā)明的范圍及主旨，并且包含于權(quán)利要求書中記載的發(fā)明及其均等的范圍中。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，其特征在于，具備: 第1導(dǎo)電型的31(:的第1區(qū)域； 第1導(dǎo)電型的31(:的第2區(qū)域，第1導(dǎo)電型的雜質(zhì)濃度比所述第1區(qū)域低； 第2導(dǎo)電型的31(:的第3區(qū)域，被所述第1區(qū)域與所述第2區(qū)域夾持； 51層，設(shè)置在所述第1區(qū)域、所述第2區(qū)域以及所述第3區(qū)域的表面，所述第3區(qū)域上的膜厚大于所述第2區(qū)域上的膜厚； 柵極絕緣膜，設(shè)置在所述31層上；以及 柵極電極，設(shè)置在所述柵極絕緣膜上。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第2區(qū)域上的所述31層存在膜厚為2=0以下的部分。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第3區(qū)域上的所述31層存在膜厚為5=0以上的部分。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述31層與所述柵極絕緣膜的界面，有接近于所述第3區(qū)域及所述第2區(qū)域與所述31層的界面的傾斜部分。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述31層為第1導(dǎo)電型。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第3區(qū)域上的所述31層存在膜厚為以上的部分。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第3區(qū)域上的所述31層的膜厚為100?。。。?！以下。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第1區(qū)域與所述第3區(qū)域的邊界部，所述31層的膜厚最大。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第2區(qū)域上的所述柵極絕緣膜的膜厚大于所述第3區(qū)域上的所述柵極絕緣膜的膜厚。
10.一種半導(dǎo)體裝置的制造方法，其特征在于， 在第1導(dǎo)電型的31(:的第1區(qū)域的表面、第1導(dǎo)電型的雜質(zhì)濃度比所述第1區(qū)域低的第1導(dǎo)電型的31(:的第2區(qū)域的表面、以及被所述第1區(qū)域與所述第2區(qū)域夾持的第2導(dǎo)電型的31(:的第3區(qū)域的表面，形成31層； 以所述第2區(qū)域上的所述51層表面的一部分露出的方式在所述51層上形成掩模件； 以所述掩模件為掩模，將所述31層氧化； 剝離所述掩模件； 在所述31層表面形成柵極絕緣膜； 在所述柵極絕緣膜上形成柵極電極。
11.如權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于， 通過將所述31層氧化，在所述第2區(qū)域上的所述31層形成膜厚為2=0以下的部分。
12.如權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于， 在所述第1區(qū)域、所述第2區(qū)域以及所述第3區(qū)域表面形成的所述51層的膜厚為5=0
匕.0 ~ I ~
【文檔編號(hào)】H01L21/336GK104465765SQ201410385595
【公開日】2015年3月25日 申請(qǐng)日期:2014年8月7日 優(yōu)先權(quán)日:2013年9月20日
【發(fā)明者】飯島良介, 中林幸雄, 清水達(dá)雄 申請(qǐng)人:株式會(huì)社東芝
【專利摘要】實(shí)施方式的半導(dǎo)體裝置具備：第1導(dǎo)電型的SiC的第1區(qū)域；第1導(dǎo)電型的雜質(zhì)濃度比第1區(qū)域低的第1導(dǎo)電型的SiC的第2區(qū)域；被第1區(qū)域與第2區(qū)域夾持的第2導(dǎo)電型的第3區(qū)域；設(shè)置在第1、第2以及第3區(qū)域表面且第3區(qū)域上的膜厚比第2區(qū)域上的膜厚厚的Si層；設(shè)置在Si層上的柵極絕緣膜；以及設(shè)置在柵極絕緣膜上的柵極電極。
【專利說明】半導(dǎo)體裝置及其制造方法
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)享受以2013年9月20日提出的日本專利申請(qǐng)2013-195113號(hào)為基礎(chǔ)申請(qǐng)的優(yōu)先權(quán)。本申請(qǐng)通過參照該基礎(chǔ)申請(qǐng)而包括基礎(chǔ)申請(qǐng)的全部?jī)?nèi)容。
【技術(shù)領(lǐng)域】
[0003]實(shí)施方式一般涉及半導(dǎo)體裝置及其制造方法。
【背景技術(shù)】
[0004]作為下一代的功率半導(dǎo)體設(shè)備用的材料，期待著SiC (碳化硅)。SiC與Si (硅)相比，具有帶隙為3倍、破壞電場(chǎng)強(qiáng)度為約10倍、以及熱傳導(dǎo)率為約3倍的優(yōu)良的物性。若利用該特性則能夠?qū)崿F(xiàn)低損失且能夠高溫動(dòng)作的功率半導(dǎo)體設(shè)備。
[0005]另一方面，使用了 SiC的MOSFET或者IGBT中存在因溝道電阻高而導(dǎo)通電阻變高的問題。
【發(fā)明內(nèi)容】
[0006]本發(fā)明要解決的課題在于提供能夠減小導(dǎo)通電阻的半導(dǎo)體裝置。
[0007]實(shí)施方式的半導(dǎo)體裝置具備:第I導(dǎo)電型的SiC的第I區(qū)域；第I導(dǎo)電型的SiC的第2區(qū)域，第I導(dǎo)電型的雜質(zhì)濃度比第I區(qū)域低；第2導(dǎo)電型的SiC的第3區(qū)域，被第I區(qū)域與第2區(qū)域夾持；Si層，設(shè)置在第1、第2以及第3區(qū)域表面，第3區(qū)域上的膜厚比第2區(qū)域上的膜厚厚；柵極絕緣膜，設(shè)置在Si層上；以及柵極電極，設(shè)置在柵極絕緣膜上。
[0008]通過上述結(jié)構(gòu)，可提供能夠減小導(dǎo)通電阻的半導(dǎo)體裝置。
【專利附圖】
【附圖說明】
[0009]圖1是表示第I實(shí)施方式的半導(dǎo)體裝置的示意截面圖。
[0010]圖2是第I實(shí)施方式的半導(dǎo)體裝置的溝道區(qū)域附近的放大示意圖。
[0011]圖3是第I實(shí)施方式的作用以及效果的說明圖。
[0012]圖4是第I實(shí)施方式的作用以及效果的說明圖。
[0013]圖5是第I實(shí)施方式的作用以及效果的說明圖。
[0014]圖6是第I實(shí)施方式的作用以及效果的說明圖。
[0015]圖7是第I實(shí)施方式的作用以及效果的說明圖。
[0016]圖8是第I實(shí)施方式的作用以及效果的說明圖。
[0017]圖9是第I實(shí)施方式的作用以及效果的說明圖。
[0018]圖10是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0019]圖11是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0020]圖12是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0021]圖13是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0022]圖14是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0023]圖15是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0024]圖16是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0025]圖17是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0026]圖18是表示第I實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0027]圖19是表示第2實(shí)施方式的半導(dǎo)體裝置的示意截面圖。
[0028]圖20是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0029]圖21是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0030]圖22是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0031]圖23是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0032]圖24是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0033]圖25是表示第2實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
【具體實(shí)施方式】
[0034]以下，參照【專利附圖】
【附圖說明】本發(fā)明的實(shí)施方式。另外，以下的說明中，對(duì)相同的部件等賦予相同的附圖標(biāo)記，對(duì)于說明過一次的部件等，適當(dāng)省略其說明。
[0035]此外，以下的說明中，η+、η、η —以及P+、P、P —的標(biāo)記表示各導(dǎo)電型中的雜質(zhì)濃度的相對(duì)的高低。即η.表示與η相比η型的雜質(zhì)濃度相對(duì)高，η 一表示與η相比η型的雜質(zhì)濃度相對(duì)低。此外，P+表示與P相比P型的雜質(zhì)濃度相對(duì)高，P—表示與P相比P型的雜質(zhì)濃度相對(duì)低。另外，有時(shí)將η+型、η —型簡(jiǎn)記為η型，將P+型、P —型簡(jiǎn)記為ρ型。
[0036](第I實(shí)施方式)
[0037]本實(shí)施方式的半導(dǎo)體裝置具備:第I導(dǎo)電型的SiC的第I區(qū)域；第I導(dǎo)電型的SiC的第2區(qū)域，第I導(dǎo)電型的雜質(zhì)濃度比第I區(qū)域低;第2導(dǎo)電型的SiC的第3區(qū)域，被第I區(qū)域與第2區(qū)域夾持；Si(硅)層，連續(xù)地設(shè)置在第1、第2以及第3區(qū)域表面，第3區(qū)域上的膜厚比第2區(qū)域上的膜厚厚；柵極絕緣膜，設(shè)置在Si層上；以及柵極電極，設(shè)置在柵極絕緣膜上。
[0038]圖1是表示作為本實(shí)施方式的半導(dǎo)體裝置的MOSFET的結(jié)構(gòu)的示意截面圖。該MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 100是通過離子注入來形成P溝道區(qū)域和源極區(qū)域的雙注入MOSFET (DMOSFET，Double Implantat1n M0SFET)。
[0039]M0SFET100中第I導(dǎo)電型為η型、第2導(dǎo)電型為ρ型。M0SFET100是以電子為載流子的η溝道型晶體管。此外，M0SFET100是使載流子在半導(dǎo)體基板的表面?zhèn)鹊脑礃O電極與背面?zhèn)鹊穆O電極之間移動(dòng)的縱型晶體管。
[0040]該M0SFET100具備具有第I面和第2面的SiC基板(碳化硅基板)12。圖1中，第I面是指圖的上側(cè)的面，第2面是指圖的下側(cè)的面。該SiC基板12例如是雜質(zhì)濃度為IXlO18Cm-3以上且lX1019cm —3以下的、例如將N(氮)作為η型雜質(zhì)而包含的4H — SiC的SiC基板(η基板)。
[0041]第I面例如為Si面、即(0001)面。第I面相對(duì)于Si面，例如可以在0.5度以上且8度以下的范圍內(nèi)偏移。第I面也可以為C面、S卩(000 -1)面。
[0042]在該SiC基板12的第I面上形成有例如η型雜質(zhì)的雜質(zhì)濃度為5Χ1015以上且2 X 1016cm-3以下的η型的SiC層即漂移區(qū)域(第2區(qū)域)14。漂移區(qū)域14的膜厚例如為5?20 μ m左右。
[0043]在漂移區(qū)域14的一部分表面形成有P型雜質(zhì)的雜質(zhì)濃度例如為5 X 115CnT3以上且I X 117Cm 一3以下的P型的SiC區(qū)域即P溝道區(qū)域(第3區(qū)域)16。ρ溝道區(qū)域16的深度例如為0.6 μ m左右。ρ溝道區(qū)域16作為M0SFET100的溝道區(qū)域而發(fā)揮功能。
[0044]在ρ溝道區(qū)域16的一部分表面形成有η型雜質(zhì)的雜質(zhì)濃度例如為lX1018cm —3以上且I X 122CnT 3以下的η.型的SiC區(qū)域即源極區(qū)域(第I區(qū)域)18。源極區(qū)域18的深度比P溝道區(qū)域16的深度淺，例如為0.3 μ m左右。此外，漂移區(qū)域14的η型的雜質(zhì)濃度比源極區(qū)域18的η型的雜質(zhì)濃度低。
[0045]此外，在作為ρ溝道區(qū)域16的一部分表面的源極區(qū)域18的側(cè)方形成有例如P型雜質(zhì)的雜質(zhì)濃度為I X 118以上且I X 122Cm 一3以下的P+型的SiC區(qū)域即ρ溝道接觸區(qū)域20。ρ溝道接觸區(qū)域20的深度比ρ溝道區(qū)域16的深度淺，例如為0.3 μ m左右。
[0046]在η.型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及P型的P溝道區(qū)域(第3區(qū)域)16的表面，連續(xù)地設(shè)有Si(硅)層22。Si層22例如是單晶體或者多晶體。
[0047]圖2是本實(shí)施方式的半導(dǎo)體裝置的溝道區(qū)域附近的放大示意圖。Si層22在ρ溝道區(qū)域(第3區(qū)域)16上的膜厚(圖2中“t2”)比在漂移區(qū)域(第2區(qū)域)14上的膜厚(圖2中“t/’)厚。
[0048]在此，ρ溝道區(qū)域16的Si層22的膜厚(t2)比漂移區(qū)域14上的Si層22的膜厚U1)厚是指，膜厚(t2)的最大值比膜厚U1)的最小值大。即，Si層22的膜厚不均勻，至少在漂移區(qū)域14上存在薄的區(qū)域。
[0049]并且，在Si層22上設(shè)有柵極絕緣膜28。柵極絕緣膜28例如為硅氧化膜。進(jìn)而，在柵極絕緣膜28上形成有柵極電極30。柵極電極30例如能夠采用多晶硅等。
[0050]在柵極電極30上形成有例如由S12膜形成的層間絕緣膜32。被柵極電極下的源極區(qū)域(第I區(qū)域)18與漂移區(qū)域(第2區(qū)域)14夾持的ρ溝道區(qū)域(第3區(qū)域)16作為MOSFET100的溝道區(qū)域而發(fā)揮功能。
[0051]并且，具備與源極區(qū)域18、以及ρ溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.Ρ阱共用電極)24。第I電極(源極.P阱共用電極)24例如由Ni(鎳)的阻擋金屬層24a、和阻擋金屬層24a上的Al的金屬層24b構(gòu)成。Ni的阻擋金屬層24a和Al的金屬層24b也可以通過反應(yīng)而形成合金。
[0052]此外，在SiC基板12的第2面?zhèn)刃纬捎袑?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如為Ni。
[0053]另外，本實(shí)施方式中，優(yōu)選的是，η型雜質(zhì)例如為N(氮)或P(磷)，但也可以使用As(砷)等。此外，優(yōu)選的是，ρ型雜質(zhì)例如為Al(鋁)，但也可以使用B(硼)、Ga(鎵)、In (鋼)等。
[0054]以下，對(duì)本實(shí)施方式的作用以及效果進(jìn)行詳述。圖3至圖9是本實(shí)施方式的作用以及效果的說明圖。
[0055]圖3與本實(shí)施方式不同，是Si層22的膜厚均勻的MOSFET的溝道區(qū)域附近的放大示意圖。圖3中的箭頭表示電流路徑、即載流子移動(dòng)的路徑。在該情況下，Si層成為載流子流動(dòng)的溝道。
[0056]Si層22與柵極絕緣膜28例如硅氧化膜的界面，和SiC與柵極絕緣膜的界面相比，容易形成品質(zhì)高的界面。因此，通過將Si層22設(shè)置在SiC與柵極絕緣膜28之間，能夠抑制半導(dǎo)體/絕緣膜界面處的遷移率的下降等，能夠?qū)崿F(xiàn)低的溝道電阻。例如，SiC為溝道的情況下的遷移率為lOOcmVVs以下，相對(duì)于此，Si為溝道的情況下能夠期待300cm2/Vs以上的遷移率。
[0057]但是，在設(shè)置了 Si層22的情況下，電子從Si層22流到漂移區(qū)域14時(shí)，Si層22與漂移區(qū)域14之間的Si/SiC界面的存在有可能成為問題。
[0058]圖4是表示圖3的AA截面中的能帶構(gòu)造的圖。如圖4所示，在Si/SiC界面存在0.5eV的能量勢(shì)壘。此外，在Si/SiC界面的SiC側(cè)存在耗盡層。因此，電子從Si層22向漂移區(qū)域14的流動(dòng)被抑制，MOSFET的導(dǎo)通電阻有可能增大。
[0059]圖5是表示將Si層22薄膜化的情況下的作用的圖。表示體型SiC以及薄膜Si的能帶構(gòu)造。對(duì)于體型SiC以及薄膜Si，都假設(shè)η型雜質(zhì)濃度為lX1016cm — 3。
[0060]通過因?qū)i薄膜化而帶來的限制效應(yīng)(日語:閉C込A効果)，Si的費(fèi)米能級(jí)(Ef)上升。若能夠?qū)i的費(fèi)米能級(jí)(Ef)提高到SiC的費(fèi)米能級(jí)(Ef)JU Si/SiC界面的耗盡層消失，可期待電子容易地從Si層22向漂移區(qū)域14流動(dòng)。
[0061]圖6是表示Si層22的膜厚和費(fèi)米能級(jí)的變化量的圖。橫軸為Si層22的膜厚，縱軸為Si的費(fèi)米能級(jí)與導(dǎo)帶下端的能量(Ec)之差。縱軸表示由薄膜化帶來的費(fèi)米能級(jí)的上升程度。圖中表示η型的雜質(zhì)濃度為lX1015cm —3和I X 116Cm —3的情況。
[0062]圖6中，虛線為費(fèi)米能級(jí)上升程度的目標(biāo)值。具體來說是SiC的費(fèi)米能級(jí)與Si的導(dǎo)帶下端的能量(Ec)之差的目標(biāo)值。若實(shí)現(xiàn)該目標(biāo)值，則Si的費(fèi)米能級(jí)(Ef)與SiC的費(fèi)米能級(jí)(Ef)會(huì)一致。
[0063]從圖6可知，若Si層22的膜厚成為2nm以下，則Si的費(fèi)米能級(jí)(Ef)與SiC的費(fèi)米能級(jí)(Ef) —致。因此，從減小Si/SiC界面上的導(dǎo)通電阻的觀點(diǎn)來看，優(yōu)選的是在漂移區(qū)域(第2區(qū)域)14上的Si層22存在膜厚為2nm以下的部分。
[0064]本實(shí)施方式中，通過Si層22的薄膜化，Si/SiC界面處的電阻減小，能夠減小導(dǎo)通電阻。但是，通過將Si層22薄膜化，溝道電阻上升，因此MOSFET的導(dǎo)通電阻有可能增大。
[0065]圖7是表示在Si層中形成了反型層時(shí)的電子濃度的深度依賴性的圖。假設(shè)在
(111)面的Si中電子的面密度為5X 1012cm — 2的情況。另外，設(shè)為不存在Si/SiC的異質(zhì)界面來進(jìn)行計(jì)算。
[0066]從圖7可知，從柵極絕緣膜28與Si層的界面起深度2μπι附近，存在電子密度的峰值。并且，在深度5nm左右之處存在拐點(diǎn)，在深度1nm處電子密度大致為零。
[0067]圖8是存在Si/SiC的異質(zhì)界面的情況下的電子分布和能帶構(gòu)造的說明圖。若Si層22的膜厚過薄，則電子的移動(dòng)受品質(zhì)差的Si/SiC界面的影響而遷移率下降，溝道電阻有可能上升。
[0068]因此，從回避Si/SiC界面的影響的觀點(diǎn)來看，優(yōu)選的是P溝道區(qū)域(第3區(qū)域)16上的Si層22的膜厚為5nm以上，更優(yōu)選的是1nm以上。
[0069]此外，若在溝道區(qū)域淺的部分存在Si/SiC界面，則該界面妨礙強(qiáng)反型狀態(tài)的能帶的彎曲，可能不會(huì)有充分的電子被弓丨導(dǎo)到反型層。
[0070]圖9是表示Si層22的表面電勢(shì)的深度依賴性的圖。使反型層的電子面密度從
IX 110Cm-2到5X 1012cm —2變化來進(jìn)行計(jì)算。另外，設(shè)為不存在Si/SiC的異質(zhì)界面來進(jìn)行計(jì)算。
[0071]從圖9可知，從與柵極絕緣膜28的界面起深度為5nm以上的位置的電勢(shì)在強(qiáng)反型狀態(tài)下不動(dòng)。因此，認(rèn)為若使Si層22的膜厚為5nm以上，則能帶的彎曲不受品質(zhì)差的Si/SiC界面的影響，能夠?qū)崿F(xiàn)充分的電子密度。因此，從提高電子密度并減小溝道電阻的觀點(diǎn)來看，優(yōu)選的是P溝道區(qū)域(第3區(qū)域)16上的Si層22的膜厚為5nm以上。
[0072]此外，優(yōu)選的是ρ溝道區(qū)域(第3區(qū)域)16上的Si層22的膜厚為10nm以下。這是因?yàn)樵赑溝道區(qū)域(第3區(qū)域)16形成的耗盡層的厚度為10nm左右，因此若Si層22的膜厚超過lOOnm，則有可能不能進(jìn)行MOSFET動(dòng)作。
[0073]此外，優(yōu)選的是，在Si層22與柵極絕緣膜28的界面，如圖1、圖2所示，存在從ρ溝道區(qū)域(第3區(qū)域)16朝向漂移區(qū)域(第2區(qū)域)14的方向、并接近于ρ溝道區(qū)域(第3區(qū)域)16及漂移區(qū)域(第2區(qū)域)14與Si層22的界面的傾斜部分。這是因?yàn)?，通過將Si層22的膜厚平滑地薄膜化，抑制了溝道電阻的增大。
[0074]此外，優(yōu)選的是，Si層22的膜厚在源極區(qū)域(第I區(qū)域)18與ρ溝道區(qū)域(第3區(qū)域)16的邊界部為最大。這是因?yàn)樵谠搮^(qū)域中的溝道電阻的減小在實(shí)現(xiàn)MOSFET的導(dǎo)通電阻的減小方面有效。
[0075]此外,優(yōu)選的是，Si層22為i (本征，intrinsic)型或者η型。這是因?yàn)?，由此溝道的位置從Si/柵極絕緣膜界面離開，遷移率提高。尤其優(yōu)選的是η型。
[0076]根據(jù)本實(shí)施方式，在SiC與柵極絕緣膜28之間設(shè)置Si層22。并且，通過將該Si層22作為溝道，來提高電子的遷移率。進(jìn)而，通過將Si層22不做成均勻的膜厚、使漂移區(qū)域(第2區(qū)域)14上的膜厚較薄、使ρ溝道區(qū)域(第3區(qū)域)上的膜厚較厚，從而同時(shí)實(shí)現(xiàn)溝道電阻的減小和Si/SiC界面的電阻的減小。因此，實(shí)現(xiàn)導(dǎo)通電阻低的M0SFET。
[0077]接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。
[0078]本實(shí)施方式的半導(dǎo)體裝置的制造方法中，在第I導(dǎo)電型的SiC的第I區(qū)域的表面、第I導(dǎo)電型的雜質(zhì)濃度比第I區(qū)域低的第I導(dǎo)電型的SiC的第2區(qū)域的表面、以及被第I區(qū)域與第2區(qū)域夾持的第2導(dǎo)電型的SiC的第3區(qū)域的表面形成連續(xù)的Si層，以第2區(qū)域上的Si層表面露出的方式在Si層上形成掩模件，將掩模件作為掩模將Si層氧化，剝離掩模件，在Si層表面形成柵極絕緣膜，在柵極絕緣膜上形成柵極電極。
[0079]圖10?圖18是表示本實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0080]首先，準(zhǔn)備作為η型雜質(zhì)而含有雜質(zhì)濃度為5 X 1018cm —3左右的P (磷)或者N (氮)的、例如厚度為300 μ m且4Η — SiC的低電阻的η型的SiC基板12。
[0081]接著，通過外延成長(zhǎng)法在SiC基板12的第I面上使漂移區(qū)域(第2區(qū)域)14外延成長(zhǎng)，該漂移區(qū)域14是作為η型雜質(zhì)而例如含有雜質(zhì)濃度為I X 116Cm-3左右的N、厚度為10 μ m左右的高電阻的η型的SiC層。
[0082]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的第I掩模件42。將該第I掩模件42作為離子注入掩模來使用，將作為P型雜質(zhì)的Al向漂移區(qū)域14離子注入而形成P溝道區(qū)域(第3區(qū)域)16(圖10)。
[0083]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的第2掩模件44。將該第2掩模件44作為離子注入掩模來使用，將作為η型雜質(zhì)的N向ρ溝道區(qū)域(第3區(qū)域)16離子注入，形成源極區(qū)域(第I區(qū)域)18 (圖11)。
[0084]漂移區(qū)域(第2區(qū)域)14的η型雜質(zhì)濃度比源極區(qū)域(第I區(qū)域)18的η型的雜質(zhì)濃度低。此外，P型的P溝道區(qū)域(第3區(qū)域)16被η型的源極區(qū)域(第I區(qū)域)18與η型的漂移區(qū)域(第2區(qū)域)14夾持。
[0085]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的第3掩模件46。將該第3掩模件46作為離子注入掩模來使用，將作為P型雜質(zhì)的Al向ρ溝道區(qū)域(第3區(qū)域)16離子注入而形成P溝道接觸區(qū)域20 (圖12)。
[0086]接著，進(jìn)行用于ρ型雜質(zhì)和η型雜質(zhì)的活性化的退火。該退火例如將氬(Ar)氣作為環(huán)境氣體來使用，利用加熱溫度為1600°C、加熱時(shí)間為30分鐘這樣的條件。此時(shí)，能夠?qū)崿F(xiàn)導(dǎo)入到SiC內(nèi)部的雜質(zhì)的活性化，但擴(kuò)散是微小的。
[0087]接著，在η型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及P型的P溝道區(qū)域(第3區(qū)域)16的表面形成連續(xù)的Si層22 (圖13)。
[0088]Si層22例如為非晶Si,例如通過CVD(Chemical Vapor Deposit1n,化學(xué)氣相淀積)法形成。非晶Si的Si層22例如通過退火處理變換為單晶Si或者多晶Si。也可以代替非晶Si，而通過CVD法直接形成單晶Si或者多晶Si。
[0089]接著，以η型的漂移區(qū)域(第2區(qū)域)14上的Si層22表面的一部分露出的方式在Si層22上形成掩模件48 (圖14)。掩模件48例如為氮化硅膜。
[0090]接著，以掩模件48為掩模將Si層22有選擇地氧化，形成硅氧化膜50 (圖15)。該工藝為所謂LOCOS(娃的局部氧化,Local Oxidat1n of Silicon)工藝。通過將n型的漂移區(qū)域(第2區(qū)域)14上的Si層22氧化，將該區(qū)域的Si層22有選擇地薄膜化。優(yōu)選的是，在η型的漂移區(qū)域(第2區(qū)域)14上的Si層22，形成膜厚為2nm以下的部分。
[0091]另外，在Si層22的氧化時(shí)，也可以通過將一部分Si層22完全氧化，使硅氧化膜50的一部分與漂移區(qū)域(第2區(qū)域)14相接。
[0092]接著，例如通過氟酸類的濕蝕刻，剝離硅氧化膜50 (圖16)。
[0093]另外，也可以將硅氧化膜50不剝離而原樣留下。在該情況下，形成η型的漂移區(qū)域(第2區(qū)域)14上的柵極絕緣膜28的膜厚比ρ溝道區(qū)域(第3區(qū)域)16上的柵極絕緣膜28的膜厚更厚的M0SFET。因此，能夠抑制MOSFET的截?cái)鄷r(shí)的柵極漏電流。
[0094]接著，在Si層22的表面形成柵極絕緣膜28 (圖17)。柵極絕緣膜28例如為通過CVD法形成的硅氧化膜。
[0095]接著，在柵極絕緣膜28上形成例如多晶硅的柵極電極30。并且，在柵極電極30上形成例如S12膜的層間絕緣膜32 (圖18)。
[0096]然后，形成與源極區(qū)域18、以及ρ溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.P阱共用電極)24。第I電極(源極.P阱共用電極)24例如通過Ni (鎳)和Al的濺射來形成。在形成第I電極24時(shí)，Si層22也可以事先通過蝕刻等而被除去?；蛘?，也可以在將第I電極利用硅化物形成時(shí)，將Si層22包括在內(nèi)進(jìn)行硅化物化。
[0097]接著，在n —SiC基板12的第2面?zhèn)刃纬蓪?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如通過Ni的濺射來形成。
[0098]然后，為了減小第I電極24與第2電極36的接觸電阻，進(jìn)行低溫下的退火。退火例如在氬氣環(huán)境且400°C下進(jìn)行。
[0099]通過以上的制造方法，形成圖1所示的M0SFET100。
[0100]根據(jù)本實(shí)施方式的形態(tài)，將Si層22的膜厚按每個(gè)區(qū)域進(jìn)行最佳化，由此實(shí)現(xiàn)導(dǎo)通電阻低的MOSFET。
[0101](第2實(shí)施方式)
[0102]本實(shí)施方式在是溝槽型的縱型晶體管這一點(diǎn)上與第I實(shí)施方式不同。對(duì)于與第I實(shí)施方式重復(fù)的內(nèi)容省略記述。
[0103]圖19是表示作為本實(shí)施方式的半導(dǎo)體裝置的MOSFET的結(jié)構(gòu)的示意截面圖。M0SFET200的ρ溝道區(qū)域形成在溝槽的側(cè)面。是溝槽型的縱型晶體管。
[0104]該M0SFET200具備具有第I面和第2面的SiC基板(碳化硅基板)12。圖19中，第I面是指圖的上側(cè)的面，第2面是指圖的下側(cè)的面。該SiC基板12例如為將雜質(zhì)濃度為
1X 1018cm — 3以上且I X 1019cm — 3以下的例如N(氮)作為η型雜質(zhì)來包含的4Η — SiC的SiC基板(η基板)。
[0105]第I面例如為Si面、即(0001)面。第I面也可以相對(duì)于Si面例如在0.5度以上且8度以下的范圍內(nèi)偏移。第I面也可以為C面、S卩(000 — I)面。
[0106]在該SiC基板12的第I面上形成有例如η型雜質(zhì)的雜質(zhì)濃度為5Χ1015以上且
2X 116Cm-3以下的η型的SiC層即漂移區(qū)域(第2區(qū)域)14。漂移區(qū)域14的膜厚例如為5?20 μ m左右。
[0107]在漂移區(qū)域14上，形成有P型雜質(zhì)的雜質(zhì)濃度例如為5X 115CnT 3以上且I X 117Cm-3以下的ρ型的SiC區(qū)域即ρ溝道區(qū)域(第3區(qū)域)16。ρ溝道區(qū)域16的深度例如為0.6 μ m左右。ρ溝道區(qū)域16作為M0SFET200的溝道區(qū)域而發(fā)揮功能。
[0108]在ρ溝道區(qū)域16的一部分表面，形成有η型雜質(zhì)的雜質(zhì)濃度例如為lX1018cm — 3以上且I X 122CnT3以下的源極區(qū)域(第I區(qū)域)18。源極區(qū)域18的深度比ρ溝道區(qū)域16的深度淺，例如為0.3μπι左右。此外，漂移區(qū)域14的η型的雜質(zhì)濃度比源極區(qū)域18的η型的雜質(zhì)濃度低。
[0109]此外，在ρ溝道區(qū)域16的一部分表面即源極區(qū)域18的側(cè)方，形成有例如P型雜質(zhì)的雜質(zhì)濃度為I X 118以上且I X 122Cm-3以下的P+型的SiC區(qū)域即ρ溝道接觸區(qū)域20。P溝道接觸區(qū)域20的深度比ρ溝道區(qū)域16的深度淺，例如為0.3 μ m左右。
[0110]設(shè)有貫通源極區(qū)域(第I區(qū)域)18以及ρ溝道區(qū)域(第3區(qū)域)16并到達(dá)漂移區(qū)域(第2區(qū)域)14的溝槽55。在溝槽55的內(nèi)面的n+型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及ρ型的ρ溝道區(qū)域(第3區(qū)域)16的表面，連續(xù)地設(shè)有Si (硅)層22。Si層22例如為單晶體或者多晶體。
[0111]并且，Si層22的P溝道區(qū)域(第3區(qū)域)16上的膜厚比漂移區(qū)域(第2區(qū)域)14
上的膜厚厚。
[0112]在此，ρ溝道區(qū)域16的Si層22的膜厚比漂移區(qū)域14上的Si層22的膜厚厚意味著，膜厚的最大值大于膜厚的最小值。即，Si層22的膜厚并不均勻，至少在漂移區(qū)域14上存在薄的區(qū)域。
[0113]在溝槽55底部的Si層22上設(shè)有埋入氧化膜60。該埋入氧化膜60緩和在溝槽底部上的電場(chǎng)集中，提高M(jìn)0SFET200的可靠性。
[0114]并且，在Si層22上設(shè)有柵極絕緣膜28。柵極絕緣膜28例如為硅氧化膜。進(jìn)而，在柵極絕緣膜28上形成有柵極電極30。對(duì)于柵極電極30例如能夠使用多晶硅等。
[0115]在柵極電極30上，形成有例如由S12膜形成的層間絕緣膜32。被柵極電極下的源極區(qū)域18與漂移區(qū)域14夾持的ρ溝道區(qū)域16作為M0SFET200的溝道區(qū)域而發(fā)揮功能。
[0116]并且，具備與源極區(qū)域18以及P溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.Ρ阱共用電極)24。第I電極(源極.ρ阱共用電極)24例如由Ni(鎳)的阻擋金屬層24a和阻擋金屬層24a上的Al的金屬層24b構(gòu)成。Ni的阻擋金屬層24a和Al的金屬層24b也可以通過反應(yīng)而形成合金。
[0117]此外，在SiC基板12的第2面?zhèn)刃纬捎袑?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如為Ni。
[0118]接著，對(duì)本實(shí)施方式的半導(dǎo)體裝置的制造方法進(jìn)行說明。
[0119]圖20?圖25是表示本實(shí)施方式的半導(dǎo)體裝置的制造方法的示意截面圖。
[0120]首先，準(zhǔn)備作為η型雜質(zhì)而含有雜質(zhì)濃度為5 X 1018cm —3左右的P (磷)或者N (氮)的、例如厚度為300 μ m的4Η — SiC的低電阻的η型的SiC基板12。
[0121]接著，在SiC基板12的第I面上，通過外延成長(zhǎng)法使漂移區(qū)域(第2區(qū)域)14外延成長(zhǎng)，該漂移區(qū)域14是作為η型雜質(zhì)而例如含有雜質(zhì)濃度為I X 1016cm —3左右的N的、厚度為10 μ m左右的高電阻的η型的SiC層。
[0122]然后，將作為ρ型雜質(zhì)的Al向漂移區(qū)域14離子注入，形成作為P型的SiC區(qū)域的P溝道區(qū)域(第3區(qū)域)16。
[0123]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的掩模件。將該掩模件作為離子注入掩模來使用，將作為η型雜質(zhì)的N向ρ溝道區(qū)域16離子注入而形成作為第η型的SiC區(qū)域的源極區(qū)域(第I區(qū)域)18。
[0124]漂移區(qū)域(第2區(qū)域)14的η型雜質(zhì)濃度比源極區(qū)域(第I區(qū)域)18的η型的雜質(zhì)濃度低。此外，P型的P溝道區(qū)域(第3區(qū)域)16被η型的源極區(qū)域(第I區(qū)域)18和η型的漂移區(qū)域(第2區(qū)域)14夾持。
[0125]然后，通過基于光刻和蝕刻的圖案化，形成例如S12的掩模件。將該掩模件作為離子注入掩模來使用，將作為P型雜質(zhì)的Al向P溝道區(qū)域(第3區(qū)域)16離子注入而形成P溝道接觸區(qū)域20 (圖20)。
[0126]接著，進(jìn)行用于ρ型雜質(zhì)和η型雜質(zhì)的活性化的退火。該退火例如將氬(Ar)氣作為環(huán)境氣體來使用，并使用加熱溫度為1600°C、加熱時(shí)間為30分鐘這樣的條件。此時(shí)，能夠?qū)崿F(xiàn)向SiC內(nèi)部導(dǎo)入的雜質(zhì)的活性化，但擴(kuò)散是微小的。
[0127]接著，以掩模件62為掩模，通過濕蝕刻形成貫通源極區(qū)域(第I區(qū)域)18以及ρ溝道區(qū)域(第3區(qū)域)16并到達(dá)漂移區(qū)域(第2區(qū)域)14的溝槽55 (圖21)。
[0128]接著，在溝槽55內(nèi)面的η型的源極區(qū)域(第I區(qū)域)18的表面、η型的漂移區(qū)域(第2區(qū)域)14的表面、以及ρ型的ρ溝道區(qū)域(第3區(qū)域)16的表面，形成連續(xù)的第ISi層22a。第ISi層22a例如為非晶Si,例如通過CVD (Chemical Vapor Deposit1n)法來形成。然后，向溝槽55埋入硅氧化膜。然后，對(duì)硅氧化膜進(jìn)行蝕刻，形成埋入氧化膜60 (圖22)。
[0129]然后，在第ISi層22a上形成第2Si層22b (圖23)。第2Si層22b例如為非晶Si。非晶Si的第I及第2Si層22a、22b例如通過退火處理被變換為單晶Si或者多晶S1、并被一體化而成為Si層22。
[0130]并且，對(duì)Si層22進(jìn)行蝕刻而使其僅在溝槽55內(nèi)殘存(圖24)。并且，剝離掩模件62。
[0131]接著，在Si層22的表面形成柵極絕緣膜28(圖25)。柵極絕緣膜28例如為通過CVD法形成的硅氧化膜。
[0132]接著，在柵極絕緣膜28上形成例如多晶硅的柵極電極30。并且，在柵極電極30上形成例如S12膜的層間絕緣膜32。
[0133]然后，形成與源極區(qū)域18以及P溝道接觸區(qū)域20電連接的導(dǎo)電性的第I電極(源極.P阱共用電極)24。第I電極(源極.P阱共用電極)24例如通過Ni (鎳)和Al的濺射來形成。在形成第I電極24時(shí)，Si層22也可以預(yù)先通過蝕刻而被除去。或者，也可以在通過硅化物化來形成第I電極時(shí)，將Si層22包括在內(nèi)而進(jìn)行硅化物化。
[0134]接著，在n —SiC基板12的第2面?zhèn)刃纬蓪?dǎo)電性的第2電極(漏極電極)36。第2電極(漏極電極)36例如通過Ni的濺射來形成。
[0135]然后，為了減小第I電極24與第2電極36的接觸電阻，進(jìn)行低溫下的退火。退火例如在氬氣環(huán)境且400°C下進(jìn)行。
[0136]通過以上的制造方法，形成圖19所示的M0SFET200。
[0137]根據(jù)本實(shí)施方式的形態(tài)，通過將Si層22的膜厚按每個(gè)區(qū)域來最佳化，可實(shí)現(xiàn)導(dǎo)通電阻低的M0SFET。此外，根據(jù)本實(shí)施方式，通過做成溝槽型，可實(shí)現(xiàn)能夠流過大電流的MOSFET。
[0138]以上，實(shí)施方式中，以4H — SiC的Si面為例進(jìn)行了說明，但本發(fā)明在C面、A面、M面等其他的面方位也可實(shí)現(xiàn)。此外，作為碳化硅的結(jié)晶構(gòu)造，以4H — SiC的情況為例進(jìn)行了說明，但本發(fā)明也能夠適用于6H — SiC、3C — SiC等其他的結(jié)晶構(gòu)造的碳化硅。
[0139]此外，在實(shí)施方式中，以將電子作為載流子的η溝道型晶體管為例進(jìn)行了說明，但也可以將本發(fā)明適用于以空穴為載流子的P溝道晶體管。此外，對(duì)于MOSFET以外的設(shè)備，例如對(duì)于縱型IGBT等也能夠適用本發(fā)明。
[0140]此外，在實(shí)施方式中，以將Si用于溝道的情況為例進(jìn)行了說明，但也可以代替Si而使用碳類的材料，例如，石墨烯(grapheme)、納米管(nanotube)、金剛石。
[0141]對(duì)本發(fā)明的幾個(gè)實(shí)施方式進(jìn)行了說明，但這些實(shí)施方式是作為例來提示的，并沒有要限定發(fā)明的范圍。半導(dǎo)體裝置及其制造方法的實(shí)施方式能夠以其他多種形態(tài)實(shí)施，在不脫離發(fā)明的主旨的范圍內(nèi)能夠進(jìn)行各種省略、置換、變更。這些實(shí)施方式及其變形包含于發(fā)明的范圍及主旨，并且包含于權(quán)利要求書中記載的發(fā)明及其均等的范圍中。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，其特征在于，具備: 第1導(dǎo)電型的31(:的第1區(qū)域； 第1導(dǎo)電型的31(:的第2區(qū)域，第1導(dǎo)電型的雜質(zhì)濃度比所述第1區(qū)域低； 第2導(dǎo)電型的31(:的第3區(qū)域，被所述第1區(qū)域與所述第2區(qū)域夾持； 51層，設(shè)置在所述第1區(qū)域、所述第2區(qū)域以及所述第3區(qū)域的表面，所述第3區(qū)域上的膜厚大于所述第2區(qū)域上的膜厚； 柵極絕緣膜，設(shè)置在所述31層上；以及 柵極電極，設(shè)置在所述柵極絕緣膜上。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第2區(qū)域上的所述31層存在膜厚為2=0以下的部分。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第3區(qū)域上的所述31層存在膜厚為5=0以上的部分。
4.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述31層與所述柵極絕緣膜的界面，有接近于所述第3區(qū)域及所述第2區(qū)域與所述31層的界面的傾斜部分。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述31層為第1導(dǎo)電型。
6.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第3區(qū)域上的所述31層存在膜厚為以上的部分。
7.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第3區(qū)域上的所述31層的膜厚為100?。。。?！以下。
8.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 在所述第1區(qū)域與所述第3區(qū)域的邊界部，所述31層的膜厚最大。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第2區(qū)域上的所述柵極絕緣膜的膜厚大于所述第3區(qū)域上的所述柵極絕緣膜的膜厚。
10.一種半導(dǎo)體裝置的制造方法，其特征在于， 在第1導(dǎo)電型的31(:的第1區(qū)域的表面、第1導(dǎo)電型的雜質(zhì)濃度比所述第1區(qū)域低的第1導(dǎo)電型的31(:的第2區(qū)域的表面、以及被所述第1區(qū)域與所述第2區(qū)域夾持的第2導(dǎo)電型的31(:的第3區(qū)域的表面，形成31層； 以所述第2區(qū)域上的所述51層表面的一部分露出的方式在所述51層上形成掩模件； 以所述掩模件為掩模，將所述31層氧化； 剝離所述掩模件； 在所述31層表面形成柵極絕緣膜； 在所述柵極絕緣膜上形成柵極電極。
11.如權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于， 通過將所述31層氧化，在所述第2區(qū)域上的所述31層形成膜厚為2=0以下的部分。
12.如權(quán)利要求10所述的半導(dǎo)體裝置的制造方法，其特征在于， 在所述第1區(qū)域、所述第2區(qū)域以及所述第3區(qū)域表面形成的所述51層的膜厚為5=0
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【文檔編號(hào)】H01L21/336GK104465765SQ201410385595
【公開日】2015年3月25日 申請(qǐng)日期:2014年8月7日 優(yōu)先權(quán)日:2013年9月20日
【發(fā)明者】飯島良介, 中林幸雄, 清水達(dá)雄 申請(qǐng)人:株式會(huì)社東芝
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