受應力的場效晶體管的制造方法
【專利摘要】本發(fā)明提供一種受應力的場效晶體管的制造方法。該場效晶體管(40)包括硅襯底(44)，在該硅襯底上覆有柵極絕緣體(54)。柵極電極(62)覆于該柵極絕緣體上，并且確定信道區(qū)域(68)于該柵極電極的下方的該硅襯底中。具有第一厚度的第一硅鍺區(qū)域(76)嵌入該硅襯底中，并接觸該信道區(qū)域。具有第二厚度的第二硅鍺區(qū)域(82)也嵌入該硅襯底中，該第二厚度大于該第一厚度，并且該第二硅鍺區(qū)域與該信道區(qū)域分隔開。
【專利說明】受應力的場效晶體管的制造方法
[0001]本申請是申請?zhí)枮?00780040230.9，申請日為2007年9月24日，發(fā)明名稱為“受應力的場效晶體管以及其制造方法”的中國專利申請的分案申請。

【技術領域】
[0002]本發(fā)明大體上涉及受應力的場效晶體管的制造方法，且更詳言之，涉及嵌入的硅鍺受應力的場效晶體管的制造方法。

【背景技術】
[0003]大多數(shù)現(xiàn)今集成電路(integrated circuit, IC)通過使用多個相互連接的場效晶體管(field effect transistor, FET)而實施,該場效晶體管也稱為金屬氧化物半導體場效晶體管(metal oxide semiconductor field effect transistor, M0SFET),或者簡稱為 MOS晶體管。FET包含柵極電極作為控制電極、及分隔開的源極和漏極電極，該源極和漏極電極之間能流過電流。施加至該柵極電極的控制電壓控制電流流過該源極和漏極電極之間的信道。
[0004]FET的增益，通常由互導(transconductance) (gm)所確定，與晶體管信道中的主要載流子的移動率(mobility)成比例。MOS晶體管的電流載送能力與互導乘以該信道的寬度除以該信道的長度(gmW/I)成比例。FET通常制造于具有(100)晶面方向(crystallographic surface orientat1n)的娃襯底上,其為娃技術上所現(xiàn)有。對于此方向與許多其它的方向，空穴(于P信道FET (PFET)中的主要載流子)的移動率，能通過對該信道施加壓縮縱向應力而增加。壓縮縱向應力能施加于該FET的信道，其通過嵌入擴張材料(如假晶(pseudomorphic) SiGe)于該娃襯底中在該晶體管信道的端部而達成(例如,見IEEE 電子裝置文獻(IEEE Electron Device Letters)第 25 卷，第 4 冊,第 191 頁,2004 年)。硅鍺(SiGe)晶體的晶格常數(shù)大于硅晶體的晶格常數(shù)，所以嵌入的SiGe的存在導致硅基體(matrix)的變形，因而壓縮(compress)該信道區(qū)域中的硅。雖然若干技術對嵌入SiGe為已知以提高于PFET中的主要載流子空穴的移動率，但是尚沒有任何技術用嵌入的硅鍺達到可能得到的增加移動率。
[0005]因此，希望提供一種場效晶體管具有提升的主要載流子信道移動率。另外，希望提供一種制造具有提升的空穴移動率的P信道場效晶體管的方法。此外，由接下來的詳細說明與附加的申請專利范圍，并結(jié)合所附的圖式與前述【技術領域】及【背景技術】，本發(fā)明的其它所希望的特性與特征將變得清楚。


【發(fā)明內(nèi)容】

[0006]本發(fā)明提供一種具有提升主要載流子移動率的受應力的場效晶體管。該受應力的場效晶體管包括娃襯底，在該娃襯底上覆有柵極絕緣體。柵極電極覆于該柵極絕緣體上，并且于該柵極電極下方的硅襯底中確定信道區(qū)域。具有第一厚度的第一硅鍺區(qū)域嵌入于該硅襯底中，并接觸該信道區(qū)域。具有大于該第一厚度的第二厚度的第二硅鍺區(qū)域也嵌入該硅襯底中，并且與該信道區(qū)域分隔開。
[0007]本發(fā)明提供具有提升主要載流子移動率的受應力的場效晶體管的制造方法。該方法包括形成絕緣體上娃襯底(silicon on insulator substrate),該襯底包括位在娃襯底上的絕緣體層上的娃層。形成柵極電極覆于該娃層上。第一未摻雜娃鍺層以外延方式嵌入該硅層中，并且對齊該柵極電極。第二雜質(zhì)摻雜硅鍺層以外延方式嵌入該硅層中，并與該柵極電極分隔開。
[0008]一種用于制造受應力的場效晶體管的方法，該受應力的場效晶體管包含單晶硅襯底，該方法包括下列步驟:沉積與圖案化覆于該硅襯底上的多晶硅層，以形成柵極電極，該柵極電極確定位于該硅襯底中該柵極電極下方的信道區(qū)域；沉積第一層的間隔件形成材料覆于該柵極電極上；非等向性蝕刻該第一層以于該柵極電極上形成第一側(cè)壁間隔件；使用該柵極電極與該側(cè)壁間隔件作為蝕刻掩膜來蝕刻第一凹槽至該硅襯底中；在該第一凹槽中外延生長具有第一厚度的未摻雜的嵌入硅鍺層且接觸該信道區(qū)域；在該第一側(cè)壁間隔件上形成第二側(cè)壁間隔件；使用該柵極電極與該第二側(cè)壁間隔件作為蝕刻掩膜來蝕刻第二凹槽至該硅襯底中；在該第二凹槽中外延生長具有第二厚度的原位摻雜的嵌入硅鍺層且與該信道區(qū)域分隔開，該第二厚度大于該第一厚度；
[0009]移除該第一側(cè)壁間隔件及該第二側(cè)壁間隔件；在該柵極電極上形成第三側(cè)壁間隔件；在該受應力的場效晶體管的表面上沉積硅化物形成金屬；以及形成電性接觸件至該柵極電極及至該第二嵌入硅鍺層。
[0010]一種用于制造受應力的場效晶體管的方法，包括下列步驟:形成絕緣體上硅襯底，該襯底包括位于硅襯底上的絕緣體層上的硅層；形成柵極電極覆于該硅層上；在該柵極電極上形成第一側(cè)壁間隔件；外延生長第一未摻雜娃鍺層，該第一未摻雜娃鍺層嵌入至該娃層中且對齊該柵極電極；在該第一側(cè)壁間隔件上形成第二側(cè)壁間隔件；通過等離子蝕刻入娃層和第一未摻雜娃鍺層形成凹槽；外延生長原位雜質(zhì)摻雜娃鍺層，該原位雜質(zhì)摻雜娃鍺層嵌入至該硅層中且與該柵極電極分隔開；由該原位雜質(zhì)摻雜硅鍺層填滿該凹槽；以及移除該第一側(cè)壁間隔件及該第二側(cè)壁間隔件。

【專利附圖】

【附圖說明】
[0011]上文結(jié)合隨后的圖式說明本發(fā)明，其中相似的組件符號表示相似的組件，以及其中
[0012]圖1示意地顯示根據(jù)本發(fā)明的一個實施例的場效晶體管的剖面圖；
[0013]圖2至圖13示意地顯示根據(jù)本發(fā)明的實施例的受應力的場效晶體管的制造方法步驟的剖面圖；
[0014]圖14至圖18示意地顯示根據(jù)本發(fā)明的另外的實施例的受應力的場效晶體管的制造方法步驟的剖面圖；以及
[0015]圖19至圖22顯示根據(jù)本發(fā)明的另一實施例的受應力的P信道場效晶體管的制造方法步驟的剖面圖。

【具體實施方式】
[0016]以下詳細說明僅為例示性質(zhì)，并不欲限制本發(fā)明或本發(fā)明的應用和使用。另外，無意由任何在前面的【技術領域】、【背景技術】、
【發(fā)明內(nèi)容】
或以下的實施方式中所提出的明示或暗示的理論來束縛本發(fā)明。
[0017]圖1示意地顯示根據(jù)本發(fā)明的一個實施例的場效晶體管(FET) 20 (特別是P信道FET(PFET))的剖面圖。FET20包含硅襯底22，該硅襯底22具有柵極絕緣體23形成于該襯底表面。柵極電極24覆于該柵極絕緣體23上。該柵極電極確定在該襯底表面并位于該柵極電極下方的晶體管信道26的位置。較佳未摻雜硅鍺(SiGe)的淺區(qū)域28被嵌入該硅襯底中且相當接近該晶體管信道的邊緣。較佳原位(in situ)雜質(zhì)摻雜SiGe的較深區(qū)域30被嵌入該硅襯底中于與該信道區(qū)域更分隔開的位置。該二個嵌入的SiGe區(qū)域共同給予單軸(uniaxial)壓縮應力于該信道區(qū)域26，如箭頭32所表示，該壓縮應力提升于該信道中的主要載流子空穴的移動率。該淺的嵌入硅鍺區(qū)域?qū)⒌脑搼σl(fā)材料(stressinducing material)定位于相當接近該信道區(qū)域,但因為此娃鍺區(qū)域未被摻雜，因此沒有硼摻雜物侵入延伸區(qū)的不利的影響，并因此降低裝置短信道效能。該較深的嵌入硅鍺區(qū)域有效地對信道區(qū)域施加應力；該雜質(zhì)摻雜與該信道分隔開，并因此避免信道侵入(channelencroachment),以及該雜質(zhì)摻雜用來形成該晶體管的源極34與漏極36。使用選擇性生長外延SiGe (其于原位摻雜有硼,舉例而言,通過添加如二硼燒(diborane)的雜質(zhì)摻雜氣體至外延生長反應物中)省去離子植入步驟。該于原位雜質(zhì)摻雜省去制造方法步驟，但是應變保留于原位摻雜的更重要的優(yōu)點。應變SiGe區(qū)域的離子植入具有導致于SiGe區(qū)域中應變的松弛的不利的影響。于該嵌入?yún)^(qū)域中應變的松弛劣化由該嵌入的應變引發(fā)區(qū)域所達成的移動率提升。由于該源極與漏極區(qū)域的于原位摻雜，因此免除了對這些區(qū)域進行離子植入的需要，并且保留了與這些嵌入?yún)^(qū)域相關的應變。按照本發(fā)明的實施例，于PFET的信道中的載流子的移動率是由淺的緊鄰未摻雜SiGe區(qū)域與由較深的原位摻雜SiGe區(qū)域的結(jié)合效果而提升，該淺的緊鄰未摻雜SiGe區(qū)域定位成相當對齊該柵極電極，而該較深的原位摻雜SiGe區(qū)域是由源極/漏極離子植入而松弛。如下更完全說明，PFET20能形成于塊體(bulk)娃區(qū)域中、在絕緣體上覆薄娃層(thin siliconlayer on insulator, SOI)中、或者于支撐該SOI的該襯底中。
[0018]圖2至圖13示意地顯示根據(jù)本發(fā)明的實施例的受應力的P信道場效晶體管40的制造方法步驟的剖面圖。制造場效晶體管的各種步驟眾所周知，因此為了簡潔的目的，許多現(xiàn)有步驟于此僅會簡單論述或?qū)⑵淙渴÷远惶峁┍娝苤闹圃旆椒毠?jié)。PFET40能為集成電路的一部分，該集成電路包括大量的PFET以及N信道FET (NFET)，雖然于此例示的實施例中僅顯示了單一場效晶體管。其它用于該集成電路中的晶體管能包含受應力以及未受應力的晶體管。
[0019]如圖2中所示，根據(jù)本發(fā)明的實施例的受應力的FET40的制造從提供半導體襯底42開始。該半導體襯底較佳為單晶硅襯底，其中此處所使用的用語“硅襯底”包含典型使用于半導體工業(yè)的相當純的硅材料。硅襯底42可能為塊體硅晶圓、或者如此所顯示的(但不限于此)為SOI晶圓，該SOI晶圓包含于絕緣層46上的薄硅層44，該絕緣層46依序由硅載體晶圓48所支撐。較佳該硅晶圓具有(100)或(110)方向。該薄層44的厚度視被實施的集成電路的類型而定，舉例而言，該厚度可為大約50至120納米(nm)。該薄硅層44的顯示部分50摻雜有N型雜質(zhì)摻雜物。該部分50能被摻雜至適當?shù)膶щ娐?conductivity)，例如，通過離子植入。形成淺溝槽隔離(ShallowTrench Isolat1n, STI) 52以使個別裝置彼此電性隔離。如眾所周知，能使用許多制造方法以形成STI52，所以這些制造方法于此不須詳加論述。一般而言，STI包含淺溝槽，該淺溝槽被蝕刻至該半導體襯底的表面中，并且該淺溝槽隨后被填入有絕緣材料。該STI52較佳延伸穿過該薄硅層的厚度至下方的絕緣體46。在該溝槽被填入有絕緣材料后，該表面通常用例如化學機械平坦化(Chemical MechanicalPlanarizat1n, CMP)制造方法而平坦化。
[0020]該方法繼續(xù)如圖3中所顯示，根據(jù)本發(fā)明的一實施例，形成柵極絕緣體54在硅層44的表面56。柵極絕緣體54可能為氧化硅、高介電常數(shù)絕緣材料、或類似物，并且能具有例如大約I至5nm的厚度，雖然某些裝置將需要較薄或較厚的柵極絕緣體與/或由相同或不同的材料的多層形成的柵極絕緣體。較佳柵極絕緣體54是由硅層44的熱氧化作用而形成的二氧化娃?；蛘?柵極絕緣體54可能由化學氣相沉積(Chemical Vapor Deposit1n,CVD)或化學氣相沉積的變化的其中一者例如低壓化學氣相沉積(Low Pressure ChemicalVapor Deposit1n, LPCVD)、等離子體增強化學氣相沉積(Plasma Enhanced Chemical VaporDeposit1n, PECVD)、或類似者所形成。該柵極絕緣體層形成后，接著沉積柵極電極形成材料層58與蓋層(capping layer)60。較佳該柵極電極形成材料是未摻雜的多晶娃,其是由CVD沉積至大約100納米的厚度，而該蓋層是由LPCVD沉積的氮化硅至大約30納米的厚度。能例如通過硅烷(SiH4)的還原而沉積該多晶硅，以及能例如通過二氯硅烷(SiH2Cl2)與氨的反應而沉積該氮化硅。
[0021]該方法繼續(xù)由圖案化柵極電極形成材料層58與蓋層60而形成柵極電極62，如圖4中所顯示。此二層能使用現(xiàn)有的光學微影與蝕刻技術而圖案化和蝕刻。例如，能通過使用Cl或HBr/02化學作用的等離子體蝕刻而蝕刻該多晶硅層，以及能使用CHF3XF4或SF6化學作用而等離子體蝕刻該氮化硅。該柵極電極62的側(cè)壁64與該薄硅層44的暴露表面被熱氧化以生長薄二氧化硅層66。該薄二氧化硅層能為3至4納米厚，并用以保護在該柵極電極62的基底的薄柵極氧化物的邊緣并分隔該多晶硅與隨后步驟中待沉積的各層。柵極電極62確定該FET的信道區(qū)域68為在該柵極電極下方的該薄硅層44的一部分。
[0022]依據(jù)本發(fā)明的一個實施例的方法繼續(xù)如圖5所示，在該柵極電極62的側(cè)壁64上形成可棄式(disposable)側(cè)壁間隔件。通過沉積譬如氮化硅層的側(cè)壁形成材料層70而在柵極電極62上形成側(cè)壁間隔件。能通過LPCVD沉積例如大約8至18納米厚度的氮化硅，沉積在剩余部分的蓋層60與薄二氧化硅層66上。
[0023]可棄式側(cè)壁間隔件72的形成如圖6所顯示，其通過反應性離子蝕刻(RIE)的非等向性蝕刻層70而形成。該RIE留下具有大約7至15納米厚度的側(cè)壁間隔件72于該柵極電極62的側(cè)上。該側(cè)壁間隔件、蓋層60與STI52用作為蝕刻掩膜，以及凹槽74被蝕刻入該薄硅層44的表面中。這些凹槽通過使用HBr/02與Cl化學作用的等離子體蝕刻而蝕刻至大約40納米的深度。這些凹槽被蝕刻于將要成為該場效晶體管的源極與漏極區(qū)域中。這些凹槽自行對齊該柵極電極，并相當接近該信道區(qū)域68的端部。該集成電路的其它未打算形成凹槽的部分能通過圖案化的光阻層(未圖標)而在所述離子體蝕刻期間被掩膜。
[0024]這些凹槽74被填入有未摻雜的應力引發(fā)材料層76，如圖7中所示。該應力引發(fā)材料能為任何假晶(pseudomorphic)材料，其具有與硅的晶格常數(shù)不同的晶格常數(shù)，并能夠生長于該硅層上。該二種并置(juxtaposed)材料于晶格常數(shù)的差異于主體(host)材料中產(chǎn)生應力。舉例而言，該應力引發(fā)材料可能為單晶硅鍺(SiGe)，其具有大約10至35原子百分比的鍺，且較佳為大約20至35原子百分比的鍺。較佳該應力引發(fā)材料通過選擇性生長制造方法而外延生長至足夠填滿這些凹槽的厚度。以選擇性方式外延成長這些材料在硅主體上的方法為眾所周知，并不需要于此論述。SiGe較硅具有較大的晶格常數(shù)，并且壓縮縱向應力(compressive longitudinal stress)施加到晶體管信道。該壓縮縱向應力增加于信道中的空穴的移動率，并因此改進P信道場效晶體管的效能。
[0025]第二層可棄式側(cè)壁間隔件材料(未顯示)，譬如氮化硅層，全面性沉積(blanketdeposited)覆于該柵極電極結(jié)構(gòu)和先前生長的娃鍺區(qū)域76上。該第二層被非等向性蝕刻以形成第二可棄式側(cè)壁間隔件78覆于側(cè)壁間隔件72上，如圖8所示。側(cè)壁間隔件72加上側(cè)壁間隔件78的結(jié)合厚度較佳是大約23至30納米。第二凹槽80被等離子體蝕刻入該薄硅層44與SiGe區(qū)域76中，使用該蓋層60、側(cè)壁間隔件78與STI52作為蝕刻掩膜。如前面所述，該集成電路的其它未打算形成凹槽的部分于等離子體蝕刻期間能通過圖案化的光阻層(未顯示)而被掩膜。所述離子體蝕刻持續(xù)進行直到該凹槽具有至少大約80至100納米的深度為止，但是在該凹槽延伸完全穿透該薄硅層44的厚度到達下方的絕緣體層46之前即終止。硅層44的至少一薄部分保持于該凹槽80的底部。該薄剩余部份將作為核心層(nucleating layer),用于后續(xù)的應力引發(fā)材料的生長,如下文說明。凹槽80因此自行對齊柵極電極60和信道區(qū)域68,但與該柵極電極60和信道區(qū)域68分隔開。
[0026]如圖9所顯示，依據(jù)本發(fā)明的實施例，凹槽80被填滿有應力引發(fā)材料82。如同應力引發(fā)材料76，應力引發(fā)材料82能為任何假晶材料，其具有不同于硅的晶格常數(shù)的晶格常數(shù)，并能生長于該硅層上。較佳該應力弓I發(fā)材料相同于應力弓I發(fā)材料76，并且以與應力引發(fā)材料76相同的生長方式生長。舉例而言，應力引發(fā)材料82可為單晶硅鍺(SiGe)，其具有大約10至35原子百分比的鍺，且較佳為大約20至35原子百分比的鍺。該SiGe能生長成至少填滿凹槽80的足夠厚度，并且較佳地用硼進行雜質(zhì)摻雜至大約I X 120至3X 102°cm_3的摻雜濃度范圍。
[0027]在SiGe材料82選擇性生長后，側(cè)壁間隔件72、78與蓋層60脫離該裝置，如圖10中所顯示。使用柵極電極62與STI52作為離子植入掩膜，硼離子被植入于薄硅層44、SiGe區(qū)域76與SiGe區(qū)域82的暴露部分中以形成源極與漏極延伸區(qū)與環(huán)狀植入物(HALOimplant)84。該植入物形成淺的雜質(zhì)摻雜區(qū)域接近該娃與娃鍺區(qū)域的表面。該集成電路的未被植入有硼離子的部分(譬如IC的NFET部分)能用圖案化的光阻層(未顯示)掩膜。
[0028]如圖11所示，另外的氮化硅層或其它側(cè)壁間隔件形成介電材料(未顯示)全面性沉積于柵極電極62及STI52、薄硅層與SiGe外延區(qū)域的表面之上。該另外的側(cè)壁間隔件形成材料層被非等向性蝕刻，舉例而言，通過反應性離子蝕刻，以在柵極電極62的側(cè)壁66上形成持久性(permanent)側(cè)壁間隔件86。該持久性側(cè)壁間隔件和STI52能用作為離子植入掩膜以植入額外的P型雜質(zhì)摻雜物離子于SiGe區(qū)域82中。再次地，該IC的所述未接收任何額外的P型雜質(zhì)離子的部分能由圖案化的光阻層所掩膜。接著該額外的離子植入，若使用此種植入物，則該裝置受到熱退火，較佳為快速熱退火(Rapid Thermal Anneal7RTA)。該RTA活化任何已進行的離子植入，并且導致?lián)诫s物雜質(zhì)從原位摻雜SiGe區(qū)域82擴散出以形成源極區(qū)域90和漏極區(qū)域92。
[0029]也能使用側(cè)壁間隔件86以形成自行對齊的硅化物區(qū)域，該硅化物區(qū)域接觸該源極區(qū)域、漏極區(qū)域、與柵極電極，作為第一步驟提供電性接觸至各種裝置區(qū)域。如圖12所顯示，硅化物形成金屬層94，如鈷、鎳、鈦或類似者的層，被沉積于圖11的裝置結(jié)構(gòu)的表面之上。加熱該硅化物形成金屬層以使該金屬與下方的硅或硅鍺反應，以分別形成金屬硅化物電性接觸件96、97、98至該源極區(qū)域、漏極區(qū)域與柵極電極，如圖13所顯示。未與硅或硅鍺接觸的金屬，譬如位于STI52上或側(cè)壁間隔件86上的金屬，不起反應，并且隨后能通過在H2O2M2SO4或HN03/HC1溶液中清洗而予以去除。
[0030]于前面說明中在蝕刻凹槽80與生長深的雜質(zhì)摻雜SiGe區(qū)域之前，先蝕刻凹槽74以及生長淺的嵌入SiGe區(qū)域76。如于圖14至圖18中剖面圖所顯示，依據(jù)本發(fā)明的另一實施例，這些方法步驟的順序能夠顛倒。依照本發(fā)明的此實施例，制造PFET140的方法開始于如圖2至圖4所顯示的相同方式。如圖14所示，譬如氮化硅層的側(cè)壁間隔件形成材料層170沉積于圖4的結(jié)構(gòu)上。該氮化硅層應具有大約20至30納米的厚度。
[0031]如圖15所顯示，層170被非等向性蝕刻以于該柵極電極62的邊緣上形成側(cè)壁間隔件172。該側(cè)壁間隔件172與STI52與蓋層60 —起用來形成蝕刻掩膜，并且凹槽174被等離子體蝕刻入薄硅層44的表面中。凹槽174能具有至少80至100納米的深度，但是在該凹槽延伸整個穿過該薄硅層44的厚度到達下方的絕緣體層46之前被終止。硅層44的至少一薄部分保持于該凹槽的底部。凹槽174因此自行對齊柵極電極62與信道區(qū)域68，但該柵極電極62與信道區(qū)域68由一厚度分隔開，該厚度取決于側(cè)壁間隔件172的寬度。
[0032]通過選擇性生長譬如SiGe層176的嵌入的應力引發(fā)材料外延層而填滿凹槽174，如圖16所顯示。較佳該SiGe包括大約10至35原子百分比的鍺，且更佳包括大約20至35原子百分比的鍺。同樣情況，該SiGe較佳用硼進行原位雜質(zhì)摻雜至大約I X 120至3X 102°cm_3的濃度。層176可于外延生長該SiGe期間通過加入例如二硼燒于反應物流(reactantflow)而于原位被摻雜。
[0033]接著SiGe層176的選擇性外延生長，側(cè)壁間隔件172被移除，而具有厚度少于該側(cè)壁間隔件172的厚度的新側(cè)壁間隔件178形成于柵極電極62的側(cè)壁上。側(cè)壁間隔件178以與前面所述的側(cè)壁間隔件72相同的方式形成。側(cè)壁間隔件178能以氮化硅或其它介電材料形成，并且較佳具有大約7至15nm的厚度。側(cè)壁間隔件178、蓋層60與STI52被用來作為蝕刻掩膜，并且淺凹槽180被等離子體蝕刻入SiGe層176的表面中，如圖17所示。凹槽180較佳具有大約40nm的深度。
[0034]通過選擇性生長譬如SiGe層182的嵌入的未摻雜應力引發(fā)材料外延層而填滿凹槽180，如圖18所顯示。較佳該SiGe包括大約10至35原子百分比的鍺，且更佳包括大約20至35原子百分比的鍺。該未摻雜的SiGe自行對齊該柵極電極，以及相當接近該信道68的端部。PFET140的進一步制造方法以如圖10至圖13所示相同方式進行。
[0035]圖19至圖22顯示根據(jù)本發(fā)明的另一實施例的受應力的PFET240的制造方法步驟的剖面圖。根據(jù)本發(fā)明的此實施例，受應力的PFET240制造于絕緣體上硅(SilicononInsulator, SOI)半導體襯底的支撐襯底中。PFET240的制造方法開始于提供半導體襯底242。如圖19所顯示，半導體襯底242包括覆于絕緣體層246上的薄硅層244，該絕緣體層246依序覆于單晶硅襯底248上。硅層244與硅襯底248能為(100)或(110)結(jié)晶方向的其中一者，但較佳該娃層244為(100)結(jié)晶方向而該娃襯底248為(110)結(jié)晶方向。空穴移動率于娃的(110)方向中較于娃的(100)方向中為大,而電子移動率相反,其在娃的(100)方向要大于硅的(110)方向。淺溝槽隔離區(qū)域252是形成于該薄硅層中，并且較佳延伸穿過該層244的厚度至該絕緣體246。該STI能以如上述圖2中所述的相同方式形成。
[0036]如圖20所顯示，凹槽254被蝕刻穿過該STI區(qū)域的其中一者并穿過絕緣體層246，以暴露硅襯底248的一部分256。圖案化的光阻層(未顯示)能用作為蝕刻掩膜以確定該蝕刻區(qū)域。雖然受應力的PEFT能依據(jù)顯示于上述圖2至圖13或圖14至圖18中類似方法制造于暴露部分256中，但是較佳為選擇地生成長外延硅層258填滿凹槽254，如圖21中所顯示。可通過熟悉此項技藝者所熟知的技術，使用暴露部分256以令具有與硅襯底248相同的結(jié)晶方向的單晶生長作為核心而選擇性地生長硅層258。用外延硅填滿該凹槽254提供大體上平坦表面260，用于隨后在外延硅與于剩余的硅層244 二者中制造晶體管。硅層258有效地變成該硅襯底248的延伸區(qū)，具有相同的結(jié)晶方向，并且較佳是(110)結(jié)晶硅方向。具有(110)襯底或襯底延伸區(qū)允許制造其為混合定向晶體管(HybridOrientat1nTransistor, HOT)的PFET。HOT裝置具有對于(110)襯底上可用的PFET提升空穴移動率的優(yōu)點，而NFET被制造于具有(100)結(jié)晶方向的薄硅層中，其中電子具有相當高移動率。
[0037]如圖22所顯示，依據(jù)本發(fā)明的實施例，P信道H0T290制造于硅層258中。H0T290能依據(jù)顯示于圖2至圖13中的方法或依據(jù)顯示于圖14至圖18中的方法制造。H0T290包括有柵極絕緣體層294、形成于該柵極絕緣體上的柵極電極296、在柵極電極296下方的信道區(qū)域297、生長于凹槽300中的第一嵌入的未摻雜外延娃鍺層298、及形成在第二凹槽304中的第二雜質(zhì)摻雜的嵌入外延硅鍺層302。此外，依據(jù)本發(fā)明的另一實施例，受應力的PFET292能依據(jù)圖2至圖13所顯示的方法或者依據(jù)圖14至圖18所顯示的方法制造于薄硅層244中。此外，雖然未予顯示，其它的PFET與NFET (其受應力或非受應力的其中任一情況)，如必要時能制造于薄硅層244中以實施所希望的集成電路功能。
[0038]雖然于上述詳細說明中已提出了至少一個例示實施例，但是應了解到存在著大量的變化。也應該明白該例示實施例或者所述例示實施例僅為例子，并不欲限制本發(fā)明的范疇、可應用性與組構(gòu)于任何方式。更確切地說，該前述的詳細說明將提供熟悉此項技術者實施該例示實施例或所述例示實施例的便利的指引。應該了解在組件的功能和配置上能夠作各種改變而不會偏離本發(fā)明的范疇，如提出于權利要求書與其合法的等效者。
【權利要求】
1.一種用于制造受應力的場效晶體管(40)的方法，該受應力的場效晶體管包含單晶硅襯底(44)，該方法包括下列步驟: 沉積與圖案化覆于該硅襯底上的多晶硅層(58)，以形成柵極電極(62)，該柵極電極確定位于該硅襯底中該柵極電極下方的信道區(qū)域(68)； 沉積第一層的間隔件形成材料(70)覆于該柵極電極上； 非等向性蝕刻該第一層以于該柵極電極上形成第一側(cè)壁間隔件(72)； 使用該柵極電極與該側(cè)壁間隔件作為蝕刻掩膜來蝕刻第一凹槽(74)至該硅襯底中； 在該第一凹槽中外延生長具有第一厚度的未摻雜的嵌入硅鍺層(76)且接觸該信道區(qū)域； 在該第一側(cè)壁間隔件上形成第二側(cè)壁間隔件(78)； 使用該柵極電極與該第二側(cè)壁間隔件作為蝕刻掩膜來蝕刻第二凹槽(80)至該硅襯底中； 在該第二凹槽中外延生長具有第二厚度的原位摻雜的嵌入硅鍺層(82)且與該信道區(qū)域分隔開，該第二厚度大于該第一厚度； 移除該第一側(cè)壁間隔件(72)及該第二側(cè)壁間隔件(78)； 在該柵極電極上形成第三側(cè)壁間隔件(86)； 在該受應力的場效晶體管的表面上沉積硅化物形成金屬(94);以及 形成電性接觸件(96、97、98)至該柵極電極及至該第二嵌入硅鍺層。
2.一種用于制造受應力的場效晶體管(40)的方法，包括下列步驟: 形成絕緣體上硅襯底(42)，該襯底包括位于硅襯底(48)上的絕緣體層(46)上的硅層(44)； 形成柵極電極(62)覆于該硅層上； 在該柵極電極上形成第一側(cè)壁間隔件(72)； 外延生長第一未摻雜娃鍺層(76),該第一未摻雜娃鍺層嵌入至該娃層中且對齊該柵極電極； 在該第一側(cè)壁間隔件上形成第二側(cè)壁間隔件(78)； 通過等離子蝕刻入硅層(44)和第一未摻雜硅鍺層(76)形成凹槽(80)； 外延生長原位雜質(zhì)摻雜硅鍺層(82)，該原位雜質(zhì)摻雜硅鍺層嵌入至該硅層中且與該柵極電極分隔開； 由該原位雜質(zhì)摻雜硅鍺層(82)填滿該凹槽(80);以及 移除該第一側(cè)壁間隔件及該第二側(cè)壁間隔件。
【文檔編號】H01L21/336GK104051276SQ201410298755
【公開日】2014年9月17日 申請日期:2007年9月24日 優(yōu)先權日:2006年9月28日
【發(fā)明者】A·M·魏特, S·盧寧 申請人:格羅方德半導體公司