Finfet結(jié)構(gòu)及其形成方法
【專利摘要】本發(fā)明涉及FinFET結(jié)構(gòu)及其形成方法。使用具有摻碳外延硅層的體硅襯底制造帶有鰭的結(jié)構(gòu)。該結(jié)構(gòu)的pFET區(qū)域包括硅鍺鰭。這些鰭通過對所述結(jié)構(gòu)進行退火以將含鍺層與鄰接的晶體硅層混合而形成。所述結(jié)構(gòu)還包括nFET區(qū)域，所述nFET區(qū)域包括由所述晶體硅層形成的硅鰭。在所述nFET區(qū)域中的所述含鍺層被去除，從而在所述nFET區(qū)域中的所述晶體硅層下方產(chǎn)生空間。在所述空間內(nèi)提供絕緣材料。通過淺溝槽隔離區(qū)使所述pFET區(qū)域與所述nFET區(qū)域電隔離。
【專利說明】FINFET結(jié)構(gòu)及其形成方法

【技術(shù)領(lǐng)域】
[0001]本公開涉及物理科學，更具體地，涉及鰭型場效應(yīng)晶體管(FinFET)結(jié)構(gòu)及其制造方法。

【背景技術(shù)】
[0002]某些類型的場效應(yīng)晶體管(FET)具有包括在襯底上方延伸的鰭狀結(jié)構(gòu)的三維非平面構(gòu)造。這種場效應(yīng)晶體管被稱為FinFET。所述襯底可以包括絕緣體上半導體(SOI)襯底或體半導體襯底。在某些FinFET中，硅鰭通過諸如側(cè)壁圖像轉(zhuǎn)移(SIT)的已知技術(shù)形成在襯底上。包括SOI襯底的FinFET可以部分地通過在光刻之后選擇性地蝕刻晶體硅層向下到達氧化物或者該襯底的其它絕緣層而形成。當采用SOI襯底時，有源鰭高度由SOI厚度設(shè)定。在體FinFET中，有源鰭高度由氧化物厚度和蝕刻后的鰭高度設(shè)定。可以使用“首先柵(gate-first)”工藝形成FinFET的柵極，其中在選擇性的外延生長(其中源極區(qū)和漏極區(qū)被擴大)之前形成柵極疊層和分隔物(spacer)?；蛘?，可以采用“最后柵(gate-last) ”工藝，其中緊接在鰭構(gòu)圖之后形成源極/漏極區(qū)。最后柵過程可涉及制作偽(dummy)柵、制造晶體管的其它元件、去除偽柵以及用實際的柵極材料代替被去除的偽柵。
[0003]可以在FinFET的制造期間通過在(一個或多個)鰭結(jié)構(gòu)的側(cè)壁上選擇性的外延生長提供摻雜的半導體材料。這種生長導致有刻面的(faceted)結(jié)構(gòu)，在一些情況下，所述有刻面的結(jié)構(gòu)合并成連續(xù)的體積。


【發(fā)明內(nèi)容】

[0004]本公開的原理提供了一種示例性制造方法，該方法包括獲得包括體硅襯底、在所述襯底上的包含摻碳的硅的外延層、在所述摻碳的硅層上的外延含鍺層、以及在所述含鍺層上的包含晶體硅的層的結(jié)構(gòu)。在所述結(jié)構(gòu)上形成使所述結(jié)構(gòu)的第一區(qū)域與所述結(jié)構(gòu)的第二區(qū)域電隔離的隔離區(qū)。所述方法還包括:從所述結(jié)構(gòu)的所述第二區(qū)域去除所述含鍺層，由此在所述晶體硅層下方在所述第二區(qū)域內(nèi)形成空間；在所述空間內(nèi)形成絕緣層；熱混合所述結(jié)構(gòu)的所述第一區(qū)域中的所述含鍺層和所述晶體硅層，從而形成包含硅鍺的層；在所述第一區(qū)域中由所述硅鍺層形成多個包含硅鍺的鰭，以及在所述第二區(qū)域中由所述晶體硅層形成多個鰭。
[0005]另一示例性制造方法包括:在實質(zhì)上未摻雜的硅襯底上沉積外延摻碳的硅層；在所述摻碳的硅層上沉積外延硅鍺層，以及在所述硅鍺層上沉積實質(zhì)上未摻雜的外延硅層，由此形成第一結(jié)構(gòu)，該第一結(jié)構(gòu)包括所述硅襯底、所述摻碳的硅層、所述硅鍺層和所述外延硅層。在所述第一結(jié)構(gòu)內(nèi)形成淺溝槽隔離區(qū)。去除所述淺溝槽隔離區(qū)的第一側(cè)的所述硅鍺層，由此在所述外延硅層下方在所述第一結(jié)構(gòu)內(nèi)形成空間。用電絕緣材料填充所述空間。所述方法還包括如下步驟:熱混合在所述淺溝槽隔離區(qū)的第二側(cè)的所述硅鍺層和所述外延硅層，由此形成硅鍺表面層。在所述淺溝槽隔離區(qū)的所述第一側(cè)由所述外延硅層形成第一組平行鰭，并且在所述淺溝槽隔離區(qū)的所述第二側(cè)由所述硅鍺表面層形成第二組平行鰭。
[0006]根據(jù)示例性實施例的結(jié)構(gòu)包括體硅襯底和所述體硅襯底上的外延摻碳的硅層。所述結(jié)構(gòu)還包括與所述外延摻碳的硅層的第一部分鄰接的多個包含硅鍺的鰭。絕緣層與所述外延摻碳的硅層的第二部分鄰接。多個包含晶體硅的鰭與所述絕緣層鄰接。隔離區(qū)使所述外延摻碳的硅層的所述第一部分和所述第二部分電隔離。
[0007]如本申請中所使用的“便于”某動作包括執(zhí)行該動作、使該動作更容易、幫助執(zhí)行該動作或者使得該動作被執(zhí)行。因此，通過舉例而非限制，在一個處理器上執(zhí)行的指令可以通過發(fā)送適當?shù)臄?shù)據(jù)或命令使得由在遠程處理器上執(zhí)行的指令所執(zhí)行的動作被執(zhí)行或者輔助該動作被執(zhí)行，便于該動作。為了避免疑問，當一個施動者便于而不是執(zhí)行動作時，該動作仍由某實體或?qū)嶓w組合執(zhí)行。
[0008]本申請中公開的FinFET結(jié)構(gòu)和制造方法可以提供顯著的有益技術(shù)效果。例如，一個或多個實施例可以提供下述優(yōu)點中的一個或多個:
[0009]?增強的FinFET性能；
[0010].避免鰭結(jié)構(gòu)中的缺陷；
[0011].nFET和pFET的不同材料具有統(tǒng)一的鰭高度(表面形貌);
[0012]?不同的溝道材料用于nFET和pFET器件，因此能夠獨立地優(yōu)化nFET和pFET特性。
[0013]從下文中對其示例性實施例的詳細描述中，這些和其它特征及優(yōu)點將變得顯而易見，所述詳細描述要結(jié)合附圖閱讀。

【專利附圖】

【附圖說明】
[0014]圖1是體硅襯底的示意性示例。
[0015]圖2是包括形成在其上的摻碳的硅層的圖1的襯底的示意性示例；
[0016]圖3是示出了沉積在摻碳的硅層上的硅鍺層的圖2的結(jié)構(gòu)的示意性示例；
[0017]圖4是示出了外延沉積在硅鍺層上的硅層的圖3的結(jié)構(gòu)的示意性示例；
[0018]圖5是示出了在圖4所示的襯底上形成淺溝槽隔離(STI)區(qū)的示意性示例；
[0019]圖6是示出了在圖5的結(jié)構(gòu)的外延硅層上形成硬掩膜并且在所述硬掩膜中形成開口的示意性示例；
[0020]圖7是示出了去除所述硅層的位于所述硬掩膜中的開口下方的部分的示意性示例；
[0021]圖8是示出了去除圖7中所示的結(jié)構(gòu)的硅鍺層的一部分的示意性示例；
[0022]圖9是示出了去除所述硬掩膜并且填充先前含有硅鍺的摻碳的硅層與所述外延硅之間的區(qū)域的示意性示例；
[0023]圖10是示出了在圖9中所示的結(jié)構(gòu)的一部分之上形成硬掩膜的示意性示例；
[0024]圖11是示出了由鄰接的硅層和硅鍺層形成硅鍺層的示意性示例；
[0025]圖12示出了從圖11中所示的結(jié)構(gòu)去除所述硬掩膜并且形成硅和硅鍺鰭，并且
[0026]圖13是示出了在由硅鍺鰭形成的溝道內(nèi)沉積絕緣材料之后的圖12的結(jié)構(gòu)的示意性示例。

【具體實施方式】
[0027]FinFET結(jié)構(gòu)的特征在于在半導體襯底上形成的鰭。如上所述，這樣的襯底包括體硅襯底(鰭在體上)和SOI襯底(鰭在SOI上)。下文中討論的工藝適用于由體襯底制造FinFET結(jié)構(gòu)，在這種情況下包含硅和硅鍺的多組鰭是所希望的。圖1-12示例出了可以在制造結(jié)構(gòu)時順序執(zhí)行的示例性步驟，應(yīng)當理解，根據(jù)所述結(jié)構(gòu)的期望特征，可能需要另外的步驟。制造可以以部分完成的結(jié)構(gòu)開始，在這種情況下，可以省略下文中討論的步驟中的一個或多個。
[0028]在圖1中示出了由實質(zhì)上未摻雜的晶體硅構(gòu)成的體襯底20，應(yīng)當理解，標準硅襯底可以具有非常低的P摻雜水平。所述襯底可以是晶片的形式。參考圖2，例如通過化學氣相沉積(CVD)在襯底20上外延沉積摻碳的硅(S1:C)層22。碳是電惰性的并且防止鍺向下伏的(underlying)層中的擴散。在一個或多個示例性實施例中，S1:C層的厚度為至少五納米(5nm)。在一個或多個示例性實施例中，所沉積的材料具有約0.2-4%之間的取代碳的原子碳濃度。在其它實施例中，層22具有約0.3-約2.5%的取代碳濃度。應(yīng)當理解，碳在摻碳的硅層22中的總量可以高于取代量。
[0029]參考圖3，例如通過CVD在摻碳的硅層22上外延沉積含鍺層24，優(yōu)選硅鍺。在一個或多個實施例中，所述含鍺層包含20-99 %的鍺，但更優(yōu)選地，20-80 %的鍺，以最小化或避免所得到的結(jié)構(gòu)中的潛在晶體缺陷。在其它實施例中，該層包含30-60%的鍺。鍺含量應(yīng)當充足，以便在下文中將要描述的蝕刻處理期間含鍺層與硅之間有高的選擇性。在一個或多個實施例中，含鍺層的厚度在五到二十五納米(5-25nm)之間。從下文中的討論將理解，含鍺層應(yīng)當具有足夠的厚度以及足夠的鍺含量，從而使得在所得到的結(jié)構(gòu)的PFET區(qū)域中形成的鰭包含對于PFET應(yīng)用而言可接受的硅鍺比。
[0030]如圖4中所示，通過CVD或其他適當?shù)墓に囋诤N層24上形成實質(zhì)上未摻雜的外延硅層26。該層的厚度對應(yīng)于完成的產(chǎn)品所希望的鰭高度并且被相應(yīng)地選擇。在一個或多個實施例中，外延硅層26的厚度為二十到三十納米。外延硅層26不包含鍺并且因此很適合于nFET應(yīng)用，這在下文中進一步討論。
[0031]在圖4中所示的結(jié)構(gòu)中形成淺溝槽隔離(STI)區(qū)28，得到圖5中示出的結(jié)構(gòu)。例如通過反應(yīng)離子蝕刻，在所述結(jié)構(gòu)中形成向下到達襯底20的溝槽。本領(lǐng)域技術(shù)人員熟悉的構(gòu)圖(patterning)技術(shù)便于溝槽形成以及隨后用一種或多種諸如二氧化硅的電絕緣材料填充所述溝槽。淺溝槽隔離(STI)提供了使所述結(jié)構(gòu)的有源區(qū)域電隔離的區(qū)域28。
[0032]參考圖6，在硅層26和STI區(qū)28之上形成硬掩膜30。在一個或多個實施例中，采用氮化物(氮化硅(Si3N4))硬掩膜?？梢允褂弥T如旋涂、CVD、等離子體輔助的CVD或者其它已知技術(shù)的常規(guī)沉積技術(shù)沉積這種掩膜。還采用常規(guī)處理，例如施加和構(gòu)圖抗蝕劑、蝕刻和去除抗蝕劑，以從所述結(jié)構(gòu)的要用作nFET區(qū)域的區(qū)域去除硬掩膜30的一部分。因此，通過形成在硬掩膜30中的溝槽32，在所述結(jié)構(gòu)的nFET區(qū)域中暴露硅層26的一部分。熱磷酸是可以用于在氮化物硬掩膜中形成溝槽32的示例性蝕刻劑。
[0033]參考圖7，溝槽32向下延伸到至少含鍺層24并且有可能延伸到摻碳的硅層22。在一個或多個示例性實施例中采用穿過硬掩膜30中的開口的反應(yīng)離子蝕刻(RIE)來使溝槽32延伸，以便能夠獲得到達含鍺層24的通道(access)，以進行進一步處理。
[0034]一旦獲得了到達所述結(jié)構(gòu)的nFET區(qū)域中的含鍺層24的通道，則去除該區(qū)域中的含鍺層24。這種去除在所述結(jié)構(gòu)的nFET區(qū)域中在硅層26與摻碳的硅層22之間產(chǎn)生隧道或空間34。相應(yīng)地，形成“硅下無物”(SON)區(qū)域。在高溫(例如650-750°C )下使用氯化氫(HCl)的選擇性氣相蝕刻是形成圖8所示結(jié)構(gòu)的示例性技術(shù)，并且可以在用于上述步驟中的一個或多個步驟中的CVD工具中進行。如上所討論的，含鍺層24應(yīng)當包含充足的鍺以使得在該層與硅之間存在高的選擇性。層24中相對高的鍺含量便于該蝕刻過程。在一個示例性實施例中，含鍺層24包括百分之六十(60% )的鍺。
[0035]參考圖9，使用熱磷酸(如果所述硬掩膜是氮化物掩膜)或者其它適當?shù)募夹g(shù)，從所述結(jié)構(gòu)去除硬掩膜30。用諸如二氧化硅的氧化物材料36填充通過從nFET區(qū)域去除含鍺層24而形成的空間34。該填充過程可以通過沉積工藝(例如通過CVD、旋涂等)、之后進行回蝕處理(例如濕法蝕刻、干法蝕刻或者二者的組合)進行，從而從除了 SON區(qū)域之外的區(qū)域去除氧化物。氧化物材料層的厚度將與含鍺層24的厚度基本上相同。在所得到的結(jié)構(gòu)上沉積硬掩膜30’。在硬掩膜30’上沉積軟(例如光致抗蝕劑)掩膜(未示出)以便于所述結(jié)構(gòu)的PFET區(qū)域上的硬掩膜30’的部分的選擇性去除。從該掩膜沉積和部分去除得到的結(jié)構(gòu)在圖10中示出。硬掩膜和軟掩膜的沉積和選擇性去除對于本領(lǐng)域技術(shù)人員而言是熟悉的。
[0036]參考圖11，對在以上針對圖1-10所描述的步驟之后獲得的結(jié)構(gòu)進行熱退火。所述退火處理可以是爐退火、快速熱退火、閃光退火(flash anneal)或者這些處理的任何適當組合。退火溫度在600攝氏度到1300攝氏度的范圍內(nèi)。退火時間在I毫秒到2小時的范圍內(nèi)，這取決于退火溫度。較高的退火溫度需要較短的退火時間。典型的退火條件是在1000°C下約30分鐘。這種退火引起所述結(jié)構(gòu)的pFET區(qū)域中的含鍺層24與晶體硅層26的混合。由此在摻碳的硅層22上形成了硅鍺層38。所得到的硅鍺層38的鍺含量將低于含鍺層24的鍺含量?？梢酝ㄟ^沉積針對特定應(yīng)用具有適當鍺含量和/或厚度的含鍺層24，按照特定應(yīng)用的需要設(shè)計硅鍺層38的鍺含量。
[0037]在退火處理之后從所述結(jié)構(gòu)去除第二次施加的硬掩膜30’。由硅鍺層38在所述結(jié)構(gòu)的PFET區(qū)域中形成硅鍺鰭40。在結(jié)構(gòu)50的nFET區(qū)域中由硅層26形成硅鰭42。包括鰭40、42的pFET和nFET區(qū)域通過如圖2中所示的STI區(qū)而被電隔離。形成用于FinFET中的帶有鰭的結(jié)構(gòu)的技術(shù)對于本領(lǐng)域是已知的并且繼續(xù)被開發(fā)。側(cè)壁圖像轉(zhuǎn)移(SIT)是用于限定鰭厚度的一個示例性且常規(guī)性的技術(shù)。通過引用的方式并入本申請中的美國公開N0.2012/0068264公開了可應(yīng)用于本申請中所公開的結(jié)構(gòu)的在半導體襯底上形成窄鰭的其它技術(shù)。當硅鍺層38被處理以形成鰭40時，摻碳的硅層22用作pFET區(qū)域中的蝕刻停止層。
[0038]用于在帶有鰭的結(jié)構(gòu)上形成pFET和nFET器件的技術(shù)是已知的并且繼續(xù)被開發(fā)?？梢允褂谩笆紫葨拧惫に囆纬蒄inFET的柵極，其中在鰭上的選擇性外延生長(其中源極區(qū)和漏極區(qū)被擴大)之前形成柵極疊層和分隔物。或者可以使用“最后柵”工藝。最后柵過程可涉及制作偽柵、制造晶體管的其它元件、去除偽柵以及用實際的柵極材料代替去除的偽柵。
[0039]可以在FinFET器件的制造過程中通過在(一個或多個)鰭結(jié)構(gòu)的側(cè)壁上的選擇性外延生長而提供諸如硅鍺(SiGe)的摻雜半導體材料。這種生長導致有刻面的結(jié)構(gòu)，在一些情況下，所述有刻面的結(jié)構(gòu)合并成連續(xù)的體積。
[0040]如果采用如上所述的首先柵工藝，則柵極材料可以包括柵極電介質(zhì)(例如，諸如氧化鉿的高k)以及柵極導體(例如，金屬柵)?？梢允褂萌魏芜m當?shù)某练e技術(shù)來沉積高k和金屬柵，所述沉積技術(shù)包括但不限于原子層沉積、化學氣相沉積、物理氣相沉積、濺射、鍍敷等。在一些實施例中柵極材料可以既形成在鰭上方也形成在鰭之間，或者，僅形成在鰭之間。圍繞柵極結(jié)構(gòu)形成電介質(zhì)分隔物。如果采用最后柵工藝，則形成偽柵(未示出)，其中偽柵可以包括覆蓋鰭的偽柵極電介質(zhì)(例如氧化物)以及在偽柵極電介質(zhì)頂上的偽柵極材料(例如多晶硅)。在本領(lǐng)域技術(shù)人員熟悉的后續(xù)工藝中去除該偽柵，并且在晶體管制造工藝的適當階段對替代金屬柵極成分進行構(gòu)圖。根據(jù)制造商參數(shù)來進一步選擇鰭高度、寬度和間隔。在一些實施例中，鰭高度在10-50nm的范圍內(nèi)。如上文中所討論的，nFET區(qū)域中的鰭高度對應(yīng)于形成它們的所沉積的硅層26的厚度。在一個或多個實施例中，晶體硅鰭42以及硅鍺鰭40的側(cè)壁是(110)表面。鰭40、42的側(cè)壁可以不是精確垂直的，而是向著鰭的頂部收斂。本申請中被描述為(110)表面的表面至少接近為(110)表面，但是可以是或不是精確的(110)表面。
[0041]一旦獲得了如上文中針對圖12 (或者圖13，如下文中所描述的)所描述的結(jié)構(gòu)并且在其上形成了柵極結(jié)構(gòu)，就通過擴散、注入或本領(lǐng)域技術(shù)人員熟知的其它技術(shù)在鰭上形成源極/漏極區(qū)。在一些實施例中，摻雜材料(例如，硅鍺)層(未示出)可以外延生長在或以其它方式沉積在所述結(jié)構(gòu)上，使得所述源極/漏極區(qū)在一些實施例中合并或者在其它實施例中形成鉆石形的未合并結(jié)構(gòu)。在pFET結(jié)構(gòu)的制造中，在一個或多個實施例中可以采用摻硼的SiGe來進行在硅鍺鰭42的側(cè)壁上的體積(未示出)的外延生長。為了制造nFET結(jié)構(gòu)，在一些實施例中使用摻磷的硅(S1:P)形成體積。對于特定晶體管應(yīng)用，可以按需要選擇摻雜。在摻雜的源極/漏極半導體材料是SiGe的一個示例性實施例中，摻雜劑是濃度在4-7e20的范圍內(nèi)變化的硼，并且所得到的FinFET結(jié)構(gòu)是P型的。執(zhí)行另外的制造步驟，這些制造步驟中的一些取決于要獲得的具體FinFET結(jié)構(gòu)。典型地，用低k電介質(zhì)材料填充包括平行的鰭和柵極結(jié)構(gòu)的格子(grid)。根據(jù)所采用的柵極處理的類型(首先柵或最后柵)，也采取適當?shù)牟襟E來完成柵極制造。
[0042]參考圖13，用諸如氧化物(例如二氧化硅(S12))的電介質(zhì)材料填充硅鍺鰭40之間的區(qū)域，形成隔離區(qū)44?？梢愿鶕?jù)諸如高等離子體密度沉積的常規(guī)技術(shù)沉積這種材料?？梢酝ㄟ^氧化物填充、然后對柵極氮化物蓋層(未示出)進行CMP (化學機械拋光)、并且然后在nFET區(qū)域中進行定時凹陷RIE (反應(yīng)離子蝕刻)以接近氧化物層36的厚度，來設(shè)計摻碳的硅層上方的隔離區(qū)44的厚度，在這種情況下，在隔離區(qū)44上方的硅鍺鰭40的高度將與nFET區(qū)域中硅鰭42的高度基本上相同。
[0043]考慮到至此的討論并且參考上文中討論的實施例和附圖，將理解:通常而言，示例性的制造方法包括獲得包括體硅襯底的結(jié)構(gòu)、在所述襯底上的包含摻碳的硅的外延層、在所述摻碳的硅層上的含鍺的外延層、以及在所述含鍺層上的包含晶體硅的層。這種結(jié)構(gòu)在圖4中示例出，并且可以通過如上所述的制造獲得或者至少部分地從供應(yīng)商購買。所述方法還包括在所述結(jié)構(gòu)上形成隔離區(qū)，使得所述結(jié)構(gòu)的第一區(qū)域與所述結(jié)構(gòu)的第二區(qū)域電隔離。如圖5中所示，形成淺溝槽隔離區(qū)28以使后來用于形成pFET器件和nFET器件的所述結(jié)構(gòu)的第一和第二區(qū)域電隔離。從所述結(jié)構(gòu)的第二區(qū)域去除含鍺層，由此在所述晶體硅層下方在所述第二區(qū)域內(nèi)形成空間。如上文中所討論的，第二區(qū)域后來用于形成nFET器件。在所述空間內(nèi)形成諸如氧化物層36的絕緣層。所述方法還包括熱混合所述結(jié)構(gòu)的第一區(qū)域中的含鍺層和晶體硅層，從而形成包含硅鍺的層。在所述第一區(qū)域中由所述硅鍺層形成多個包含硅鍺的鰭。在第二區(qū)域中由硅層形成晶體硅鰭。將理解，上述步驟中的至少一些不必以上面描述的相同順序執(zhí)行。如上文中所討論的，在一個或多個實施例中含鍺層包含娃錯。
[0044]另一示例性制造方法包括:在實質(zhì)上未摻雜的硅襯底20上沉積外延摻碳的硅層22，在所述摻碳的硅層上沉積外延硅鍺層，以及在所述硅鍺層上沉積實質(zhì)上未摻雜的外延娃層26,由此形成例如圖4中所不的第一結(jié)構(gòu)，該第一結(jié)構(gòu)包括娃襯底、摻碳的娃層、娃鍺層和外延硅層。在所述第一結(jié)構(gòu)中形成淺溝槽隔離區(qū)28。去除所述淺溝槽隔離區(qū)的第一側(cè)的硅鍺層24，由此在所述外延硅層26下方在所述第一結(jié)構(gòu)內(nèi)形成空間34。用電絕緣材料填充所述空間，如圖9中所示。所述方法還包括如下步驟:熱混合在所述淺溝槽隔離區(qū)的第二側(cè)的所述硅鍺層和所述外延硅層，由此形成硅鍺表面層38。在所述淺溝槽隔離區(qū)的第一側(cè)由所述外延硅層形成第一組平行鰭42，并且在所述淺溝槽隔離區(qū)28的第二側(cè)由所述硅鍺表面層形成第二組平行鰭40。FinFET器件(未示出)可以形成在所得到的結(jié)構(gòu)上。
[0045]根據(jù)本公開提供的結(jié)構(gòu)包括與一個或多個pFET器件相關(guān)聯(lián)地使用的體硅鍺鰭以及用于nFET器件中的絕緣體上硅鰭。在一個或多個實施例中所述結(jié)構(gòu)是晶片形式的。在體硅襯底20上存在外延摻碳的硅層22。鰭40包括與外延摻碳的硅層22的第一部分鄰接的硅鍺。絕緣層36與所述外延摻碳的硅層的第二部分鄰接。所述絕緣層在一個或多個實施例中是氧化物層并且與S1:C層的頂面鄰接。多個包含晶體硅的鰭42與所述絕緣層鄰接。隔離區(qū)28使外延摻碳的硅層22的所述第一部分與所述第二部分電隔離。在圖12中示意性地示出了這種示例性結(jié)構(gòu)。在一些實施例中，所述結(jié)構(gòu)還包括在娃鍺鰭40之間延伸的隔離層44，如圖13中所示。
[0046]本領(lǐng)域技術(shù)人員將理解，上文中討論的示例性結(jié)構(gòu)可以以原材料形式被分配(distributed)或者被并入為受益于其中包含F(xiàn)inFET器件的中間產(chǎn)品或最終產(chǎn)品的部分。
[0047]本文中所用的術(shù)語，僅僅是為了描述特定的實施例，而不意圖限定本發(fā)明。本文中所用的單數(shù)形式的“一”和“該”，旨在也包括復數(shù)形式，除非上下文中明確地另行指出。還要知道，“包含”一詞在本說明書中使用時，說明存在所指出的特征、步驟、操作、單元和/或組件，但是并不排除存在或增加一個或多個其它特征、步驟、操作、單元和/或組件，以及/或者它們的組合。諸如“在……上方”和“在……下方”這樣的術(shù)語用于表示單元或結(jié)構(gòu)彼此之間的相對定位而不是相對高度。
[0048]以下的權(quán)利要求中的對應(yīng)結(jié)構(gòu)、材料、操作以及所有功能性限定的裝置(means)或步驟的等同替換，旨在包括任何用于與在權(quán)利要求中具體指出的其它單元相組合地執(zhí)行該功能的結(jié)構(gòu)、材料或操作。所給出的對各種實施例的描述其目的在于示意和描述，并非是窮盡性的，也并非是要把各種實施例限定到所表述的形式。對于所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不偏離本發(fā)明范圍和精神的情況下，顯然可以作出許多修改和變型。對實施例的選擇和說明，是為了最好地解釋本發(fā)明的原理和實際應(yīng)用，使所屬【技術(shù)領(lǐng)域】的普通技術(shù)人員能夠明了，本發(fā)明可以有適合所要的特定用途的具有各種改變的各種實施方式。
【權(quán)利要求】
1.一種形成FINFET結(jié)構(gòu)的方法，包括: 獲得包括體硅襯底、在所述襯底上的包含摻碳的硅的外延層、在所述摻碳的硅層上的外延含鍺層、以及在所述含鍺層上的包含晶體硅的層的結(jié)構(gòu)； 在所述結(jié)構(gòu)上形成使所述結(jié)構(gòu)的第一區(qū)域與所述結(jié)構(gòu)的第二區(qū)域電隔離的隔離區(qū)； 從所述結(jié)構(gòu)的所述第二區(qū)域去除所述含鍺層，由此在所述晶體硅層下方在所述第二區(qū)域內(nèi)形成空間； 在所述空間內(nèi)形成絕緣層； 熱混合所述結(jié)構(gòu)的所述第一區(qū)域中的所述含鍺層和所述晶體硅層，從而形成包含硅鍺的層； 在所述第一區(qū)域中由所述硅鍺層形成多個包含硅鍺的鰭，以及 在所述第二區(qū)域中由所述晶體硅層形成多個鰭。
2.根據(jù)權(quán)利要求1所述的方法，其中，所述晶體硅層具有五十納米或更小的厚度。
3.根據(jù)權(quán)利要求2所述的方法，其中，所述含鍺層包含硅鍺。
4.根據(jù)權(quán)利要求3所述的方法，其中，所述在所述空間內(nèi)形成絕緣層的步驟包括用氧化物材料填充所述空間。
5.根據(jù)權(quán)利要求3所述的方法，其中，所述含鍺層包含20-80%的鍺。
6.根據(jù)權(quán)利要求5所述的方法，其中，所述含鍺層具有五到二十納米之間的厚度。
7.根據(jù)權(quán)利要求1所述的方法，還包括如下步驟:在所述結(jié)構(gòu)上形成柵極結(jié)構(gòu)。
8.根據(jù)權(quán)利要求1所述的方法，還包括如下步驟:使用硅鍺鰭在所述第一區(qū)域中形成P型FinFET器件。
9.根據(jù)權(quán)利要求8所述的方法，還包括如下步驟:使用由所述晶體硅層形成的鰭在所述第二區(qū)域中形成η型FinFET器件。
10.根據(jù)權(quán)利要求9所述的方法，其中，所述從所述結(jié)構(gòu)的所述第二區(qū)域去除所述含鍺層的步驟包括:形成穿過所述晶體硅層的溝槽以及蝕刻所述含鍺層。
11.一種形成FINFET結(jié)構(gòu)的方法，包括: 在實質(zhì)上未摻雜的娃襯底上沉積外延摻碳的娃層； 在所述摻碳的硅層上沉積外延硅鍺層； 在所述娃鍺層上沉積實質(zhì)上未摻雜的外延娃層，由此形成第一結(jié)構(gòu)，該第一結(jié)構(gòu)包括所述硅襯底、所述摻碳的硅層、所述硅鍺層和所述外延硅層； 在所述第一結(jié)構(gòu)內(nèi)形成淺溝槽隔離區(qū)； 去除所述淺溝槽隔離區(qū)的第一側(cè)的所述硅鍺層，由此在所述外延硅層下方在所述第一結(jié)構(gòu)內(nèi)形成空間； 用電絕緣材料填充所述空間； 熱混合在所述淺溝槽隔離區(qū)的第二側(cè)的所述硅鍺層和所述外延硅層，由此形成硅鍺表面層； 在所述淺溝槽隔離區(qū)的所述第一側(cè)由所述外延硅層形成第一組平行鰭，以及 在所述淺溝槽隔離區(qū)的所述第二側(cè)由所述硅鍺表面層形成第二組平行鰭。
12.根據(jù)權(quán)利要求11所述的方法，其中，所述電絕緣材料包括氧化物。
13.根據(jù)權(quán)利要求11所述的方法，還包括如下步驟:使用所述第二組平行鰭形成一個或多個P型FinFET器件。
14.根據(jù)權(quán)利要求11所述的方法，其中，所述在所述外延硅層下方在所述第一結(jié)構(gòu)內(nèi)形成空間的步驟包括:形成穿過所述外延硅層的溝槽以及蝕刻所述硅鍺層。
15.一種FINFET結(jié)構(gòu)，包括: 體娃襯底； 在所述體硅襯底上的外延摻碳的硅層； 與所述外延摻碳的硅層的第一部分鄰接的多個包含硅鍺的鰭； 與所述外延摻碳的硅層的第二部分鄰接的絕緣層； 與所述絕緣層鄰接的多個包含晶體硅的鰭，以及 使所述外延摻碳的硅層的所述第一部分和所述第二部分電隔離的隔離區(qū)。
16.根據(jù)權(quán)利要求15所述的結(jié)構(gòu)，還包括:在所述硅鍺鰭之間延伸的隔離層。
17.根據(jù)權(quán)利要求15所述的結(jié)構(gòu)，其中，所述包含晶體硅的鰭具有包括(110)表面的側(cè)壁。
18.根據(jù)權(quán)利要求15所述的結(jié)構(gòu)，其中，所述晶體硅鰭的高度為五十納米或更小。
19.根據(jù)權(quán)利要求18所述的結(jié)構(gòu)，其中，所述絕緣層是氧化物層。
20.根據(jù)權(quán)利要求19所述的結(jié)構(gòu)，其中，所述氧化物層具有五到二十五納米之間的厚度。
【文檔編號】H01L29/78GK104167361SQ201410206585
【公開日】2014年11月26日 申請日期:2014年5月16日 優(yōu)先權(quán)日:2013年5月17日
【發(fā)明者】程慷果, B·B·多里斯, A·卡基菲魯茲, A·雷茨尼采克 申請人:國際商業(yè)機器公司