一種高壓集成電路的制作方法
【專利摘要】本發(fā)明涉及半導(dǎo)體功率器件【技術(shù)領(lǐng)域】，具體的說是涉及一種高壓集成互連電路。本發(fā)明的高壓集成電路，包括通過高壓互連線4連接的LDMOS區(qū)和高壓電路區(qū)，所述LDMOS區(qū)包括LDMOS源極1、LDMOS漏極2和P型阱區(qū)3；所述LDMOS漏極2、P型阱區(qū)3、和高壓電路區(qū)周圍設(shè)置有高壓結(jié)終端18；高壓互連線4的一端穿過P型阱區(qū)3與LDMOS漏極2連接，其另一端與高壓電路區(qū)連接；其特征在于，所述高壓結(jié)終端18在P型阱區(qū)3處向高壓互連線4的兩側(cè)內(nèi)凹。本發(fā)明的有益效果為，能有效節(jié)省版圖面積、簡(jiǎn)化工藝復(fù)雜度，降低器件成本。本發(fā)明尤其適用于自屏蔽高壓集成互連電路。
【專利說明】—種高壓集成電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體功率器件【技術(shù)領(lǐng)域】，具體的說是涉及一種高壓集成互連電路。【背景技術(shù)】
[0002]功率集成電路已經(jīng)在通信、電源管理、馬達(dá)控制等領(lǐng)域取得巨大的發(fā)展，并將繼續(xù)受到更廣泛的關(guān)注。功率集成電路將高壓器件與低壓控制電路集成在一起帶來一系列的好處的同時(shí)，對(duì)電路設(shè)計(jì)也帶來嚴(yán)峻的挑戰(zhàn)。
[0003]隨著功率集成電路集成度的增高，以及更高的互連電壓要求，具有高電位的高壓互連線(High voltage Interconnection,簡(jiǎn)稱HVI)在跨過橫向雙擴(kuò)散金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管LDMOS(Lateral Double-Diffused M0SFET)等高壓器件與隔離區(qū)的表面局部區(qū)域時(shí)，會(huì)導(dǎo)致電力線局部集中，在器件的表面產(chǎn)生場(chǎng)致電荷，使表面電場(chǎng)急劇增大，嚴(yán)重影響器件的擊穿電壓。高壓互連電路常常使用浮空?qǐng)霭宸椒▉砥帘胃邏壕€對(duì)器件耐壓的有害影響。然而，在傳統(tǒng)的浮空?qǐng)霭褰Y(jié)構(gòu)中，浮空?qǐng)霭宓拇嬖跁?huì)導(dǎo)致器件在同樣漂移區(qū)長(zhǎng)度下的橫向擊穿耐壓的降低，因此器件的尺寸也必須增加，使器件的開態(tài)電流能力較無場(chǎng)板的結(jié)構(gòu)會(huì)有所下降，器件成本與布局難度也相應(yīng)增大。T.Fujihira提出一種自屏蔽(Self-shielding)的高壓內(nèi)互連技術(shù)，在該結(jié)構(gòu)中，高壓互連線為內(nèi)互連，沒有跨過器件漂移區(qū)和高壓結(jié)終端，從根本上避免了高壓互連線帶來的有害影響。傳統(tǒng)自屏蔽高壓互連結(jié)構(gòu)如圖1所示，以具有N型溝道器件為例，其中I為L(zhǎng)DMOS的源極，2為L(zhǎng)DMOS的漏極，3為P型阱區(qū)，4為高壓互連線。圖2是沿圖1中AA’線的器件截面圖，其中I為L(zhǎng)DMOS的源極N型重?fù)诫s區(qū)，2為L(zhǎng)DMOS的漏極，3為P型阱區(qū)，4為高壓互連線，5是P型襯底，6是N型外延層，7是LDMOS的P型阱區(qū)，8是LDMOS的多晶硅柵極，9是高壓電路區(qū)域PMOS (P-channelM0SFET)的源極，10是高壓電路區(qū)域PMOS的柵極，11是高壓電路區(qū)域PMOS的漏極，12是高壓電路區(qū)域NM0S(N_channel M0SFET)的源極，13是高壓電路區(qū)域NMOS的柵極，14是高壓電路區(qū)域NMOS的漏極，15是高壓電路區(qū)域NMOS的P型阱區(qū)，16是高壓電路區(qū)域的電源電位VB，17是高壓電路區(qū)域的地電位。HVI沒有跨過低的高壓結(jié)終端電位，其電位最多與高端電路中的最高電位Vb相差一個(gè)低壓邏輯電路的電源電壓，使得LDMOS結(jié)構(gòu)能夠不受HVI的影響，從而達(dá)到最高耐壓。當(dāng)連接到LDMOS柵極的低端電路輸出信號(hào)使其開啟時(shí)，漏極電位將低于VB，漏極與Vb之間會(huì)存在一個(gè)寄生的Repi電阻，其阻值大小對(duì)LDMOS漏極電位有著密切聯(lián)系。若其值太小，LDMOS導(dǎo)通時(shí)漏極電位有可能高于下級(jí)CMOS (Complementary MetalOxide Semiconductor)反相器的轉(zhuǎn)折電平,導(dǎo)致電路功能錯(cuò)誤,并且導(dǎo)通功耗大。為保證后級(jí)電路正常工作，則需在LDMOS漏極與Vb之間增加P型阱區(qū)，通過其與N型外延層、P型襯底所形成的JFET (Junction Field Effect Transistor)隔離效應(yīng),從而使單位面積的Repi增加；或增大LDMOS的漏極與Vb之間的距離，通過使寄生電阻的等效長(zhǎng)度增大而使Repi增力口。但是以上方法需要引入額外的器件結(jié)構(gòu)，或增大版圖面積，提高了工藝復(fù)雜度與器件成本。
【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的，就是針對(duì)上述傳統(tǒng)采用自屏蔽高壓內(nèi)互連的高壓集成電路存在的問題，提出一種高壓集成電路。
[0005]本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案是:一種高壓集成電路，如圖3所示，包括通過高壓互連線4連接的LDMOS區(qū)和高壓電路區(qū)，所述LDMOS區(qū)包括LDMOS源極1、LDMOS漏極2和P型阱區(qū)3 ;所述LDMOS漏極2、P型阱區(qū)3、和高壓電路區(qū)外圍設(shè)置有高壓結(jié)終端18 ;高壓互連線4的一端穿過P型阱區(qū)3與LDMOS漏極2連接，其另一端與高壓電路區(qū)連接；其特征在于，所述高壓結(jié)終端18在P型阱區(qū)3處的兩側(cè)內(nèi)凹，使P型阱區(qū)3兩側(cè)的高壓結(jié)終端18相互靠近。
[0006]傳統(tǒng)的自屏蔽高壓集成電路中，高壓結(jié)終端18設(shè)置在LDMOS漏極2、P型阱區(qū)3、和高壓電路區(qū)外圍將LDMOS漏極2、P型阱區(qū)3、和高壓電路區(qū)與器件其他區(qū)域相互隔離，但是高壓結(jié)終端18的引入導(dǎo)致了版圖面積增大，本發(fā)明的技術(shù)方案中，通過在P型阱區(qū)3處將高壓結(jié)終端18設(shè)置向高壓互連線4的兩側(cè)內(nèi)凹，一方面可以減小版圖面積，另一方面使該處的導(dǎo)電路徑變窄，使寄生電阻的阻值Repi變大，滿足LDMOS的漏極電位不會(huì)高于下級(jí)反相器的轉(zhuǎn)折電平，從而保證后級(jí)電路的正常工作，因此采用本發(fā)明的方案可以去掉外延層中的P型阱區(qū)3，從而簡(jiǎn)化生產(chǎn)工藝。
[0007]本發(fā)明的有益效果為，能有效節(jié)省版圖面積、簡(jiǎn)化工藝復(fù)雜度，降低器件成本。
【專利附圖】

【附圖說明】
[0008]圖1為傳統(tǒng)自屏蔽聞壓互連電路結(jié)構(gòu)不意圖；
[0009]圖2為沿圖1中AA'線的器件截面圖；
[0010]圖3為使用本發(fā)明的聞壓集成電路結(jié)構(gòu)不意圖；
[0011]圖4為沿圖3中AA'線的器件截面圖；
[0012]圖5為本發(fā)明的無P型阱區(qū)的高壓集成電路結(jié)構(gòu)示意圖；
[0013]圖6為沿圖5中AA'線的器件截面圖。
【具體實(shí)施方式】
[0014]下面結(jié)合附圖和實(shí)施例，詳細(xì)描述本發(fā)明的技術(shù)方案:
[0015]本發(fā)明提供一種高壓集成電路，用于具有自屏蔽的高壓互連電路結(jié)構(gòu)中，通過改良高壓結(jié)終端形狀與版圖布局，減小LDMOS與高端電路之間外延層的寬度，使該區(qū)域外延層內(nèi)的導(dǎo)電路徑變窄，從而增大寄生電阻，保證電路的正常功能。與傳統(tǒng)自屏蔽的高壓互連結(jié)構(gòu)相比，本發(fā)明在保證電路功能正常的前提下，有效節(jié)省版圖面積、簡(jiǎn)化工藝復(fù)雜度，降低了器件成本。
[0016]圖1為傳統(tǒng)自屏蔽高壓互連電路結(jié)構(gòu)，包括LDMOS源極1、LDMOS漏極2、P型阱區(qū)3、高壓互連線4和高壓結(jié)終端18。
[0017]圖2為沿圖1中AA’線的器件截面圖，包括LDMOS源極1、LDMOS漏極2、P型阱區(qū)3、高壓互連線4、P型襯底5、N型外延層6、LDMOS源柵區(qū)域的P型阱區(qū)7、LDMOS的多晶硅柵極8、高壓電路區(qū)域PMOS的源極9、是高壓電路區(qū)域PMOS的柵極10、高壓電路區(qū)域PMOS的漏極11、高壓電路區(qū)域NMOS的源極12.、高壓電路區(qū)域NMOS的柵極13、高壓電路區(qū)域NMOS的漏極14、高壓電路區(qū)域NMOS區(qū)域的P型阱區(qū)15、高壓電路區(qū)域的電源電位16、高壓電路區(qū)域的地電位17。為保證后級(jí)電路正常工作，傳統(tǒng)結(jié)構(gòu)中在LDMOS漏極2與Vb之間增加P型阱區(qū)3，通過其與N型外延層6、P型襯底5所形成的JFET隔離效應(yīng)，從而使單位面積的Repi增加；或增大LDMOS的漏極與Vb之間的距離，通過使寄生電阻的等效長(zhǎng)度增大而使Repi增加。以上方法需要引入額外的器件結(jié)構(gòu)，或增大版圖面積，提高了工藝復(fù)雜度與器件成本。
[0018]圖3為本發(fā)明的自屏蔽高壓集成電路，包括通過高壓互連線4連接的LDMOS區(qū)和高壓電路區(qū)，所述LDMOS區(qū)包括LDMOS源極ULDMOS漏極2和P型阱區(qū)3 ;所述LDMOS漏極
2、P型阱區(qū)3、和高壓電路區(qū)外圍設(shè)置有高壓結(jié)終端18;高壓互連線4的一端穿過P型阱區(qū)3與LDMOS漏極2連接，其另一端與高壓電路區(qū)連接；其特征在于，所述高壓結(jié)終端18在P型阱區(qū)3處向高壓互連線4的兩側(cè)內(nèi)凹。從圖中可見，通過改進(jìn)高壓結(jié)終端18在P型阱區(qū)3的結(jié)構(gòu)，從而優(yōu)化電路結(jié)構(gòu)與版圖布局，使LDMOS的漏極2與高壓電路區(qū)域之間的N型外延層6與寬度相比于傳統(tǒng)結(jié)構(gòu)明顯減少，從而使該處的導(dǎo)電路徑變窄，使單位長(zhǎng)度的寄生電阻的阻值Repi變大。從而在滿足LDMOS的漏極電位不會(huì)高于下級(jí)反相器的轉(zhuǎn)折電平，保證后級(jí)電路的正常工作的情況下，大大縮短了 LDMOS的漏極2與高壓電路區(qū)域之間N型外延層6與P型阱區(qū)3的長(zhǎng)度。
[0019]圖4為沿圖3中AA'線的器件截面圖，包括LDMOS源極1、LDMOS漏極2、P型阱區(qū)
3、高壓互連線4、P型襯底5、N型外延層6、LDMOS源柵區(qū)域的P型阱區(qū)7、LDMOS的多晶硅柵極8、高壓電路區(qū)域PMOS的源極9、是高壓電路區(qū)域PMOS的柵極10、高壓電路區(qū)域PMOS的漏極11、高壓電路區(qū)域NMOS的源極12.、高壓電路區(qū)域NMOS的柵極13、高壓電路區(qū)域NMOS的漏極14、高壓電路區(qū)域NMOS區(qū)域的P型阱區(qū)15、高壓電路區(qū)域的電源電位16、高壓電路區(qū)域的地電位17。使用本發(fā)明的自屏蔽高壓集成電路，與圖2相比，LDMOS的漏極2與Vb之間的距離明顯降低，有效節(jié)省了版圖面積。
[0020]實(shí)施例:
[0021 ] 如圖5所示，本例為采用無P型阱區(qū)3的自屏蔽高壓集成電路，包括LDMOS源極1、LDMOS漏極2、高壓互連線4和高壓結(jié)終端18。與圖3所示的結(jié)構(gòu)相比，本例中沒有采用P型阱區(qū)3，因?yàn)楦邏航Y(jié)終端18采用的內(nèi)凹結(jié)構(gòu)，可以使LDMOS的漏極2與高壓電路區(qū)域之間的N型外延層6的寬度相比于傳統(tǒng)結(jié)構(gòu)明顯減少，從而使該處的導(dǎo)電路徑變窄，使寄生電阻的阻值Repi變大，滿足LDMOS的漏極電位不會(huì)高于下級(jí)反相器的轉(zhuǎn)折電平，從而保證后級(jí)電路的正常工作，其原理與圖3所示結(jié)構(gòu)相同。
[0022]圖6為沿圖5中AA'線的器件截面圖，包括LDMOS源極1、LDMOS漏極2、P型阱區(qū)
3、高壓互連線4、P型襯底5、N型外延層6、LDMOS源柵區(qū)域的P型阱區(qū)7、LDMOS的多晶硅柵極8、高壓電路區(qū)域PMOS的源極9、是高壓電路區(qū)域PMOS的柵極10、高壓電路區(qū)域PMOS的漏極11、高壓電路區(qū)域NMOS的源極12.、高壓電路區(qū)域NMOS的柵極13、高壓電路區(qū)域匪OS的漏極14、高壓電路區(qū)域NMOS區(qū)域的P型阱區(qū)15、高壓電路區(qū)域的電源電位16、高壓電路區(qū)域的地電位17。本例與傳統(tǒng)工藝，LDMOS的漏極2與Vb之間的外延層沒有額外的P型阱區(qū)3來增加寄生電阻值，因此簡(jiǎn)化了工藝復(fù)雜度，降低了器件成本。
【權(quán)利要求】
1.一種高壓集成電路，包括通過高壓互連線(4)連接的LDMOS區(qū)和高壓電路區(qū)，所述LDMOS區(qū)包括LDMOS源極(I)、LDMOS漏極⑵和P型阱區(qū)(3);所述LDMOS漏極(2)、P型阱區(qū)(3)、和高壓電路區(qū)外圍設(shè)置有高壓結(jié)終端(18);高壓互連線(4)的一端穿過P型阱區(qū)(3)與LDMOS漏極(2)連接，其另一端與高壓電路區(qū)連接；其特征在于，所述高壓結(jié)終端(18)在P型阱區(qū)(3)處的兩側(cè)內(nèi)凹。
【文檔編號(hào)】H01L23/52GK103928435SQ201410175912
【公開日】2014年7月16日 申請(qǐng)日期:2014年4月28日 優(yōu)先權(quán)日:2014年4月28日
【發(fā)明者】喬明, 張昕, 文帥, 齊釗, 黃軍軍, 薛騰飛, 張波 申請(qǐng)人:電子科技大學(xué)