一種cmos納米線(xiàn)晶體管結(jié)構(gòu)及制備方法
【專(zhuān)利摘要】本發(fā)明為一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)及制備方法，該結(jié)構(gòu)包括一半導(dǎo)體襯底，其上設(shè)有第一柵極和第二柵極；第一柵極中嵌入設(shè)置有至少一PMOS溝道，所述第二柵極中嵌入設(shè)置有至少一NMOS溝道；PMOS溝道與所述第一柵極之間，以及NMOS溝道與第二柵極之間均設(shè)置有第一絕緣層；第一柵極與半導(dǎo)體襯底之間，以及第二柵極與半導(dǎo)體襯底之間均設(shè)置有第二絕緣層；PMOS溝道與NMOS溝道呈交錯(cuò)分布；第一柵極為PMOS晶體管，第二柵極為NMOS晶體管。本發(fā)明提出的一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)可以有效減小晶體管的尺寸，并且由P型溝道及N型溝道構(gòu)成的疊層結(jié)構(gòu)可以提高襯底的利用率。
【專(zhuān)利說(shuō)明】一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)及制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導(dǎo)體器件結(jié)構(gòu)及其制備技術(shù)，尤其涉及一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)及制備方法。
【背景技術(shù)】
[0002]隨著半導(dǎo)體工藝的發(fā)展，CMOS電路的尺寸不斷縮小，因而傳統(tǒng)的平面型金屬氧化物場(chǎng)效應(yīng)管(MOSFET)工藝已經(jīng)很難再滿(mǎn)足器件及電路的性能要求和功耗要求。比如例1，一種平面型體硅晶體管，指的是MOSFET的漏極、源極、柵極、溝道以及基體結(jié)構(gòu)的橫斷面位于同一平面上的晶體管結(jié)構(gòu)，如圖1所示；再比如例2，一種基于絕緣體上硅(SOI)的平面MOSFET結(jié)構(gòu)，如圖2所示，該結(jié)構(gòu)包括:半導(dǎo)體襯底層I’ ’摻雜的源區(qū)或者漏區(qū)2’ ’，柵氧化層3’ ’，晶體管柵極4’ ’，埋入式氧化物(BOX)層5’ ’。其中，例I和例2的區(qū)別主要在于后者在半導(dǎo)體襯底層I’’上增加了一層埋入式氧化物(BOX)層5’’，而埋入式氧化物(BOX)層5’ ’則覆蓋一層相對(duì)較薄的硅層。
[0003]隨著晶體管特征尺寸不斷縮小，平面型晶體管技術(shù)遇到了很大的瓶頸，比如嚴(yán)重的短溝道效應(yīng)(SCE)，較高的閾值電壓，不斷增加的亞閾值電流和漏電流，這些已成為阻礙平面CMOS工藝進(jìn)一步發(fā)展的主要原因。
[0004]因此，目前22nm以下的技術(shù)方案主要轉(zhuǎn)向立體晶體管技術(shù)。立體型晶體管結(jié)構(gòu)指的是管子的漏/源極和柵極的橫截面并不位于同一平面內(nèi)的技術(shù)，例如傳統(tǒng)的三門(mén)晶體管(Tr1-gate)體娃技術(shù)，以及Finfet (SOI)技術(shù)均屬于立體型晶體管結(jié)構(gòu)一類(lèi)。
[0005]圖3是傳統(tǒng)三門(mén)晶體管的結(jié)構(gòu)示意圖，該圖3中位于虛線(xiàn)左邊的圖形為傳統(tǒng)三門(mén)晶體管的立體圖，位于虛線(xiàn)右邊的圖形為傳統(tǒng)三門(mén)晶體管的剖視圖；如圖3所示，傳統(tǒng)三門(mén)晶體管包括一半導(dǎo)體襯底1、摻雜的源/漏區(qū)2、柵氧化層3、晶體管柵極4、絕緣材料6、隔離墻7和Fin溝道8，該傳統(tǒng)三門(mén)晶體管的結(jié)構(gòu)基于體硅技術(shù)，雖然避免了使用價(jià)格昂貴的SOI晶元，但是其在性能上有一定缺陷，如:Fin溝道8的高度難以控制、晶體管柵極4與半導(dǎo)體襯底I之間仍存在電容、Fin溝道8中有流向半導(dǎo)體襯底I的漏電流等，上述缺陷均會(huì)影響到器件的性能。
[0006]而傳統(tǒng)的FinFET結(jié)構(gòu)與傳統(tǒng)三門(mén)結(jié)構(gòu)大同小異，只是柵極數(shù)量由三個(gè)改為兩個(gè)，并且是基于SOI結(jié)構(gòu)，其FinFET結(jié)構(gòu)的縱剖圖如圖4所示，其中用埋入式氧化層5 (BOX)來(lái)實(shí)現(xiàn)溝道與半導(dǎo)體襯底的隔離，這種結(jié)構(gòu)能夠有效解決上述問(wèn)題，但是成本較大，此外，要制作出厚度極薄的高質(zhì)量全耗盡型溝道十分困難，工藝也十分復(fù)雜。
[0007]當(dāng)MOSFET的特征尺寸縮小至IOnm以下時(shí)，目前的FinFET結(jié)構(gòu)也不能滿(mǎn)足應(yīng)用的需求，環(huán)形柵納米線(xiàn)晶體管可能是比較好的技術(shù)方案，如圖5所示。但是由于其間尺寸非常小，選用何種柵氧化層材料，對(duì)于NMOS和PMOS有源區(qū)采用何種材料，以及如何同時(shí)實(shí)現(xiàn)NMOS與PMOS的集成，如何保證晶體管的性能，又可以以比較低的成本實(shí)現(xiàn)一直是業(yè)界需要解決的問(wèn)題。
[0008]專(zhuān)利(CN1207829A)公開(kāi)了一種CMOS裝置，其至少有一個(gè)NMOS區(qū)和至少有一個(gè)PMOS區(qū)，并且在其表面配置有半導(dǎo)體襯底接觸，經(jīng)過(guò)它們可以給CMOS裝置的各半導(dǎo)體襯底部分施加預(yù)先確定的電壓值，所給出的CMOS裝置的特征在于，在至少一個(gè)NMOS區(qū)內(nèi)每單位面積的平均半導(dǎo)體襯底接觸的數(shù)目和/或每單位面積的平均半導(dǎo)體襯底接觸面積要比至少一個(gè)PMOS區(qū)的小很多。
[0009]專(zhuān)利(CN103456691A)公開(kāi)了一種CMOS的制造方法，通過(guò)去除定義NMOS柵極結(jié)構(gòu)的硬掩膜層，保留PMOS柵極結(jié)構(gòu)上的硬掩膜后通過(guò)一次刻蝕在NMOS柵極結(jié)構(gòu)兩側(cè)形成低于NMOS柵極結(jié)構(gòu)的第一側(cè)壁，以及在PMOS柵極結(jié)構(gòu)兩側(cè)形成高于PMOS柵極結(jié)構(gòu)的第二側(cè)壁，在為形成NMOS柵極金屬硅化物提供了更多位置的同時(shí)，避免了 PMOS柵極形成金屬硅化物時(shí)多晶硅側(cè)擴(kuò)散的問(wèn)題，且簡(jiǎn)化了工藝流程。
[0010]上述兩個(gè)專(zhuān)利無(wú)法滿(mǎn)足在十幾納米以下工藝節(jié)點(diǎn)對(duì)NMOS晶體管和PMOS晶體管開(kāi)啟性能的要求，也無(wú)法有效的降低柵極的漏電。

【發(fā)明內(nèi)容】

[0011]本發(fā)明的目的在于解決上述問(wèn)題，使獲得較高介電常數(shù)的同時(shí)增加了溝道電子和空穴的遷移率，提高了器件的性能。
[0012]為達(dá)到上述目的，具體技術(shù)方案如下:
[0013]一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，包括:
[0014]一半導(dǎo)體襯底，所述半導(dǎo)體襯底上設(shè)有第一柵極和第二柵極；
[0015]所述第一柵極中嵌入設(shè)置有至少一 PMOS溝道，所述第二柵極中嵌入設(shè)置有至少一 NMOS溝道；
[0016]其中，所述第一柵極與所述半導(dǎo)體襯底之間，以及所述第二柵極與所述半導(dǎo)體襯底之間均設(shè)置有第一絕緣層；所述PMOS溝道與所述第一柵極之間，以及所述NMOS溝道與所述第二柵極之間均設(shè)置有第二絕緣層。
[0017]優(yōu)選的，所述第一柵極或所述第二柵極中還設(shè)置有接觸溝道，所述接觸溝道位于所述第一絕緣層的上表面。
[0018]優(yōu)選的，所述PMOS溝道與所述NMOS溝道呈交錯(cuò)分布。
[0019]優(yōu)選的，所述半導(dǎo)體襯底包括一單晶硅晶圓和一緩沖層，所述緩沖層覆蓋所述單晶硅晶圓的上表面，所述第一絕緣層覆蓋所述緩沖層的上表面；
[0020]其中，所述緩沖層的材料為SiGex。
[0021]優(yōu)選的，所述半導(dǎo)體襯底還可以是包括一第二晶圓和一掩埋層，所述掩埋層覆蓋所述第二晶圓的上表面，所述第一絕緣層覆蓋所述掩埋層的上表面；
[0022]其中，所述底第二晶圓為單晶硅晶圓，所述掩埋層的材料為埋入式氧化物。
[0023]優(yōu)選的，所述PMOS溝道的材料為鍺，所述NMOS溝道的材料為GaAs、Al、In、As、P中的一種或多種元素構(gòu)成的復(fù)合材料。
[0024]優(yōu)選的，所述第二絕緣層及所述第一絕緣層的材料均為A1203、Si02、SiNx中的一種或多種材料構(gòu)成的復(fù)合材料。
[0025]一種CMOS納米線(xiàn)晶體管的制備方法，其特征在于，主要包括以下步驟:
[0026]步驟S1、提供一頂層為PMOS溝道層的半導(dǎo)體襯底；
[0027]步驟S2、在所述半導(dǎo)體襯底的上表面依次反復(fù)交疊制備N(xiāo)MOS溝道層及PMOS溝道層，使其頂部為所述NMOS溝道層；
[0028]步驟S3、定義并刻蝕形成相互分開(kāi)的第一柵極區(qū)和第二柵極區(qū)；
[0029]步驟S4、制備第一掩膜材料遮蔽所述第一柵極區(qū)的源漏區(qū)和所述第二柵極區(qū)；
[0030]步驟S5、刻蝕去除未被遮蔽的NMOS溝道層后，去除所述第一掩膜材料；
[0031]步驟S6、制備第二掩膜材料遮蔽所述第二柵極區(qū)的源漏區(qū)和所述第一柵極區(qū)掩膜材料；
[0032]步驟S7、刻蝕去除未被遮蔽的PMOS溝道層后，去除所述第二掩膜材料；
[0033]步驟S8、制備絕緣層覆蓋保留的PMOS溝道層的表面、保留的NMOS溝道層的表面以及暴露的半導(dǎo)體襯底的表面；
[0034]步驟S9、在所述第一柵極區(qū)和所述第二柵極區(qū)分別定義并制備柵極，以形成PMOS晶體管和NMOS晶體管。
[0035]優(yōu)選的，所述半導(dǎo)體襯底的制備方法包括:
[0036]提供一單晶硅晶圓；
[0037]在所述單晶硅晶圓上依次外延生長(zhǎng)緩沖層和一 PMOS溝道層，以形成所述半導(dǎo)體襯底。
[0038]優(yōu)選的，所述緩沖層的材料為SiGex。
[0039]優(yōu)選的，所述半導(dǎo)體襯底的制備方法還包括:
[0040]提供一第一晶圓和制備有掩埋層的第二晶圓；
[0041]在所述第一晶圓上依次外延生長(zhǎng)緩沖層和PMOS溝道層；
[0042]對(duì)該P(yáng)MOS溝道層進(jìn)行離子注入，以于該P(yáng)MOS溝道層中形成一氣泡層；
[0043]將所述第二晶圓中的掩埋層與包含氣泡層的PMOS溝道層進(jìn)行鍵合；
[0044]進(jìn)行熱處理工藝，使該P(yáng)MOS溝道層從所述氣泡層處分裂；
[0045]包含分裂后的PMOS溝道層、所述掩埋層的所述第二晶圓構(gòu)成所述半導(dǎo)體襯底。
[0046]優(yōu)選的，所述第一晶圓為單晶硅晶圓，所述緩沖層為SiGex，所述第二晶圓為單晶硅晶圓，所述掩埋層的材料為埋入式氧化物。
[0047]優(yōu)選的，所述離子注入中注入的離子為氫離子、氦離子中的一種或兩種的組合，或B離子和氫離子的組合；
[0048]所述離子注入的能量為5keV_1000keV，注入劑量為lE15cm2-lE18cm2，溫度為室溫。
[0049]優(yōu)選的，采用疏水鍵合、親水鍵合、等離子輔助鍵合中的一種將所述第二晶圓中的掩埋層與包含氣泡層的PMOS溝道層進(jìn)行鍵合。
[0050]優(yōu)選的，所述熱處理工藝的溫度為300°C _800°C，氣體氛圍為氮?dú)饣蛘邭鍤狻?br> [0051]優(yōu)選的，步驟S5中，采用對(duì)所述NMOS溝道層刻蝕率高，對(duì)所述PMOS溝道層刻蝕率低的刻蝕劑刻蝕去除未被遮蔽的NMOS溝道層；
[0052]步驟S7中，采用對(duì)所述NMOS溝道層刻蝕率低，對(duì)所述PMOS溝道層刻蝕率高的刻蝕劑刻蝕去除未被遮蔽的PMOS溝道層。
[0053]優(yōu)選的，步驟S5和步驟S7中的刻蝕為濕法刻蝕或干法刻蝕。
[0054]優(yōu)選的，步驟S8中，采用原子層沉積工藝制備所述絕緣層。
[0055]優(yōu)選的，步驟S9中具體包括:[0056]制備一掩膜層覆蓋除所述第一柵極區(qū)和所述第二柵極區(qū)以外的區(qū)域；
[0057]在所述第一柵極區(qū)和所述第二柵極區(qū)內(nèi)填充柵極材料，以形成所述PMOS晶體管和所述NMOS晶體管；
[0058]去除所述掩模層。
[0059]優(yōu)選的，在步驟S7與步驟S8之間還包括:通過(guò)離子注入的方法制備所述第一柵極區(qū)的源漏極和所述第二柵極區(qū)的源漏極。
[0060]優(yōu)選的，在步驟S9之后還包括:通過(guò)離子注入的方法制備所述第一柵極區(qū)的源漏極和所述第二柵極區(qū)的源漏極。
[0061]本發(fā)明的技術(shù)方案相比傳統(tǒng)的納米線(xiàn)晶體管結(jié)構(gòu)來(lái)說(shuō)，可滿(mǎn)足在十幾納米以下工藝節(jié)點(diǎn)對(duì)NMOS晶體管和PMOS晶體管開(kāi)啟性能的要求，還可以有效的降低柵極的漏電。本發(fā)明提出的一種環(huán)形柵納米線(xiàn)晶體管結(jié)構(gòu)可以有效減小晶體管的尺寸，并且由PMOS溝道及NMOS溝道構(gòu)成的疊層結(jié)構(gòu)可以提高半導(dǎo)體襯底的利用率。此外，該制備方法與目前主流技術(shù)有很好的兼容性，可以有效地控制工藝成本。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0062]構(gòu)成本發(fā)明的一部分的附圖用來(lái)提供對(duì)本發(fā)明的進(jìn)一步理解，本發(fā)明的示意性實(shí)例及其說(shuō)明用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的不當(dāng)限定。在附圖中:
[0063]圖1是一種平面型體硅晶體管截面圖；
[0064]圖2是一種基于絕緣體上硅(SOI)的平面型晶體管截面圖；
[0065]圖3是一種基于體硅技術(shù)的三門(mén)晶體管結(jié)構(gòu)示意圖；
[0066]圖4是一種基于SOI技術(shù)的FinFET結(jié)構(gòu)示意圖；
[0067]圖5是環(huán)形柵納米線(xiàn)晶體管的結(jié)構(gòu)示意圖；
[0068]圖6是本發(fā)明實(shí)施例一中的步驟SI結(jié)構(gòu)示意圖；
[0069]圖7是本發(fā)明實(shí)施例一中的步驟S2結(jié)構(gòu)示意圖；
[0070]圖8是本發(fā)明實(shí)施例一中的步驟S3結(jié)構(gòu)示意圖；
[0071]圖9是本發(fā)明實(shí)施例一中的步驟S4中刻蝕完成后的結(jié)構(gòu)示意圖；
[0072]圖10是本發(fā)明實(shí)施例一中的步驟S4中制備第一掩膜材料后的結(jié)構(gòu)示意圖；
[0073]圖11是本發(fā)明實(shí)施例一中的步驟S5結(jié)構(gòu)示意圖；
[0074]圖12是本發(fā)明實(shí)施例一中的步驟S6結(jié)構(gòu)示意圖；
[0075]圖13是本發(fā)明實(shí)施例一中的步驟S7結(jié)構(gòu)示意圖；
[0076]圖14是本發(fā)明實(shí)施例一中的步驟S7的三維結(jié)構(gòu)示意圖；
[0077]圖15本發(fā)明實(shí)施例一中的步驟S8結(jié)構(gòu)示意圖
[0078]圖16本發(fā)明實(shí)施例一中的步驟S9結(jié)構(gòu)示意圖；
[0079]圖17本發(fā)明實(shí)施例一的結(jié)構(gòu)示意圖；
[0080]圖18是本發(fā)明實(shí)施例二中的步驟S2結(jié)構(gòu)示意圖；
[0081]圖19是本發(fā)明實(shí)施例二中的步驟S3結(jié)構(gòu)示意圖；
[0082]圖20是本發(fā)明實(shí)施例二中的步驟S4結(jié)構(gòu)示意圖；
[0083]圖21是本發(fā)明實(shí)施例二中的步驟S5結(jié)構(gòu)示意圖；
[0084]圖22是本發(fā)明實(shí)施例二中的在SOI襯底上依次交疊反復(fù)制備N(xiāo)MOS溝道層和PMOS溝道層的結(jié)構(gòu)示意圖；
[0085]圖23是本發(fā)明實(shí)施例二的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0086]下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步說(shuō)明，顯然，所描述的實(shí)例僅僅是本發(fā)明一部分實(shí)例，而不是全部的實(shí)例?；诒景l(fā)明匯總的實(shí)例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有實(shí)例，都屬于本發(fā)明保護(hù)的范圍。
[0087]一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)，包括:
[0088]一半導(dǎo)體襯底，所述半導(dǎo)體襯底上設(shè)有第一柵極和第二柵極；
[0089]所述第一柵極中嵌入設(shè)置有至少一 PMOS溝道，所述第二柵極中嵌入設(shè)置有至少一 NMOS溝道；
[0090]其中，所述第一柵極與所述半導(dǎo)體襯底之間，以及所述第二柵極與所述半導(dǎo)體襯底之間均設(shè)置有第一絕緣層；所述PMOS溝道與所述第一柵極之間，以及所述NMOS溝道與所述第二柵極之間均設(shè)置有第二絕緣層；
[0091]所述第一柵極為PMOS晶體管,所述第二柵極為NMOS晶體管。
[0092]一種CMOS納米線(xiàn)晶體管的制備方法，主要包括以下步驟:
[0093]步驟S1、提供一頂層為PMOS溝道層的半導(dǎo)體襯底；
[0094]步驟S2、在所述半導(dǎo)體襯底的上表面依次反復(fù)交疊制備N(xiāo)MOS溝道層及PMOS溝道層，使其頂部為所述NMOS溝道層；
[0095]步驟S3、定義并刻蝕形成相互分開(kāi)的第一柵極區(qū)和第二柵極區(qū)；
[0096]步驟S4、制備第一掩膜材料遮蔽所述第一柵極區(qū)的源漏區(qū)和所述第二柵極區(qū)；
[0097]步驟S5、刻蝕去除未被遮蔽的NMOS溝道層后，去除所述第一掩膜材料；
[0098]步驟S6、制備第二掩膜材料遮蔽所述第二柵極區(qū)的源漏區(qū)和所述第一柵極區(qū)掩膜材料；
[0099]步驟S7、刻蝕去除未被遮蔽的PMOS溝道層后，去除所述第二掩膜材料；
[0100]步驟S8、制備絕緣層覆蓋保留的PMOS溝道層的表面、保留的NMOS溝道層的表面以及暴露的半導(dǎo)體襯底的表面；
[0101]步驟S9、在所述第一柵極區(qū)和所述第二柵極區(qū)分別定義并制備柵極，以形成PMOS晶體管和NMOS晶體管。
[0102]本發(fā)明提出了一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)及制備方法，將兩種異質(zhì)的即分別適合于NMOS晶體管的半導(dǎo)體材料和適合于PMOS晶體管的半導(dǎo)體材料通過(guò)三維堆疊的CMOS納米線(xiàn)晶體管結(jié)構(gòu)集成在同一半導(dǎo)體襯底上。由此便可滿(mǎn)足在十幾納米以下工藝節(jié)點(diǎn)對(duì)NMOS晶體管和PMOS晶體管開(kāi)啟性能的要求，還可以有效的降低柵極的漏電。本發(fā)明提出的一種環(huán)形柵納米線(xiàn)晶體管結(jié)構(gòu)可以有效減小晶體管的尺寸，并且由PMOS溝道及NMOS溝道構(gòu)成的疊層結(jié)構(gòu)可以提高半導(dǎo)體襯底的利用率。此外，該制備方法與目前主流技術(shù)有很好的兼容性，可以有效地控制工藝成本。
[0103]以下將結(jié)合附圖對(duì)本發(fā)明的實(shí)例做具體闡釋。
[0104]本發(fā)明提出的一種CMOS納米線(xiàn)晶體管可制備于多種半導(dǎo)體襯底上，例如如圖17所示的實(shí)施例一和如圖23所示的實(shí)施例二 ；上述2個(gè)實(shí)施例提供了兩種不同的半導(dǎo)體襯底，且均可實(shí)現(xiàn)三維的堆疊，其中，實(shí)施例一是基于體硅技術(shù)的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，實(shí)施例二是基于SOI技術(shù)的CMOS納米線(xiàn)晶體管結(jié)構(gòu)。由圖17和圖23可知，本發(fā)明提出的一種CMOS納米線(xiàn)晶體管可以將適合于PMOS溝道形成的納米線(xiàn)和適合于NMOS溝道形成的納米線(xiàn)集成在一起，此外，柵極的寬度可小于十幾納米，并且該柵極材料完全環(huán)繞在納米線(xiàn)的溝道周?chē)?br> [0105]以下實(shí)施例一和實(shí)施例二均以第一柵極為PMOS晶體管，第二柵極為NMOS晶體管，接觸溝道位于第一柵極中為例。需要說(shuō)明的是，在不沖突的情況下，本發(fā)明中的實(shí)施例及實(shí)施例中的特征可以相互自由組合。
[0106]實(shí)施例一
[0107]如圖17所示的一種基于體硅技術(shù)的CMOS納米線(xiàn)晶體管，其結(jié)構(gòu)包括:
[0108]一體硅襯底，包括一底部襯底13、一緩沖層14、一 PMOS溝道20，所述底部襯底13為單晶硅晶圓，所述緩沖層14的材料為SiGex，所述體硅襯底上設(shè)有第一柵極和第二柵極；
[0109]所述第一柵極中嵌入設(shè)置有至少一 PMOS溝道20，所述第二柵極中嵌入設(shè)置有至少一 NMOS溝道21，所述PMOS溝道20還包括一接觸溝道16 ；
[0110]其中，所述PMOS溝道20與所述第一柵極之間，以及所述NMOS溝道21與所述第二柵極之間均設(shè)置有第二絕緣層19 ；
[0111]所述第一柵極與所述半導(dǎo)體襯底之間，以及所述第二柵極與所述半導(dǎo)體襯底之間均設(shè)置有第一絕緣層15 ；
[0112]所述第一柵極位于第一柵極區(qū)17，所述第二柵極位于所述第二柵極區(qū)18，所述第一柵極區(qū)17中的所述接觸溝道16和所述PMOS溝道20與所述第二柵極區(qū)18中的所述NMOS溝道21呈交錯(cuò)分布。
[0113]實(shí)施例一的一種基于體硅技術(shù)的CMOS納米線(xiàn)晶體管的制備方法，(以下提到的PMOS溝道層20和NMOS溝道層21經(jīng)制備后，最終會(huì)分別形成PMOS溝道20和NMOS溝道21)主要包括以下步驟:
[0114]步驟S1、如圖6所示，所述半導(dǎo)體襯底的制備方法包括:提供一單晶硅晶圓13 ;在所述單晶硅晶圓13上依次外延生長(zhǎng)緩沖層14和一 PMOS溝道層20，以形成所述半導(dǎo)體襯底。即提供一頂部制備有一層所述PMOS溝道層20 (該P(yáng)MOS溝道層20即為接下來(lái)形成的所述接觸溝道16)的體娃襯底，體娃襯底包括一單晶娃晶圓13和外延于所述單晶娃晶圓13上的緩沖層14以及外延于緩沖層14上的PMOS溝道層20，所述緩沖層14的材料為SiGex ；
[0115]步驟S2、如圖7所示，在所述PMOS溝道層20上依次反復(fù)交疊制備所述NMOS溝道層21及所述PMOS溝道層20 (即使接下來(lái)形成的PMOS溝道層20和NMOS溝道層21在步驟S8中形呈交錯(cuò)分布)，使其底部為步驟SI中的所述PMOS溝道層20，頂部為所述NMOS溝道層21 ;其中，緩沖層14用于釋放體硅襯底和PMOS溝道層20之間的應(yīng)力。PMOS溝道層20和NMOS溝道層21的厚度決定PMOS晶體管和NMOS晶體管的溝道寬度。PMOS溝道層20和NMOS溝道層21交疊的次數(shù)決定PMOS晶體管和NMOS晶體管在垂直方向并聯(lián)的個(gè)數(shù)(本實(shí)施例一中僅并聯(lián)了 3個(gè)以示意，實(shí)際運(yùn)用中可并列多個(gè)，方法與該實(shí)施例一類(lèi)似)；其中，PMOS溝道層20采用可以增強(qiáng)空穴遷移率并與半導(dǎo)體襯底有較好晶格匹配的PMOS晶體管的溝道材料，優(yōu)選的采用鍺材料。NMOS溝道層21采用可以增強(qiáng)電子遷移率并與半導(dǎo)體襯底有較好晶格匹配的NMOS晶體管的溝道材料，優(yōu)選的采用GaAs材料，也可以采用由Ga、Al、In、As、P等II1-V族合金體系材料構(gòu)成的多層復(fù)合材料；
[0116]步驟S3、如圖8所示，定義并刻蝕形成相互分開(kāi)的第一柵極區(qū)和第二柵極區(qū)。在所述頂部的NMOS溝道層21上制備一刻蝕層22，在所述刻蝕層22上制備定義第一柵極區(qū)17及第二柵極區(qū)18的光刻膠23，即利用光刻定義PMOS晶體管和NMOS晶體管的圓形溝道區(qū)域，也就是PMOS溝道20及NMOS溝道21所在的區(qū)域，其中第一柵極區(qū)17為PMOS晶體管，第二柵極區(qū)18為NMOS晶體管；
[0117]步驟S4、制備第一掩膜材料24遮蔽所述第一柵極區(qū)17的源漏區(qū)和所述第二柵極區(qū)18?？涛g至所述體硅襯底的緩沖層14后停止刻蝕，并去除所述光刻膠23及所述刻蝕層22形成如圖9所示的結(jié)構(gòu)；然后如圖10 (該圖10是以圖10中所示的虛線(xiàn)為界線(xiàn)劃分為圖1O-A和圖10-B，位于上述虛線(xiàn)右側(cè)B部分的圖形為圖10-B，位于上述虛線(xiàn)左側(cè)A部分的圖形為圖10-A，該圖1O-B為實(shí)施例一步驟S5的頂部示意圖，圖1O-A是圖1O-B中沿A-A剖面截開(kāi)后的剖面結(jié)構(gòu)不意圖)所不，在所述體娃襯底上制備一第一掩膜材料24 ;所述第一掩膜材料24覆蓋區(qū)域?yàn)榈诙艠O區(qū)18及部分第一柵極區(qū)17，部分第一柵極區(qū)17包括PMOS晶體管的源漏區(qū)域及其他需保護(hù)防止被刻蝕的區(qū)域；
[0118]步驟S5、如截面圖11所示，刻蝕去除未被遮蔽的NMOS溝道層21后，去除所述第一掩膜材料24 ;去除所述第一掩膜材料24未覆蓋區(qū)域的所述NMOS溝道層21，并去除所述第一掩膜材料24以形成所述第一柵極區(qū)17中的所述接觸溝道16及若干圓形溝道，該接觸溝道16及若干所述圓形溝道共同構(gòu)成了 PMOS溝道20，由此PMOS溝道層20經(jīng)制備去除其余部分后形成了 PMOS溝道20 ;其中，采用對(duì)所述NMOS溝道層21刻蝕率高，對(duì)所述PMOS溝道20刻蝕率低的刻蝕劑進(jìn)行刻蝕以去除所述第一掩膜材料24未覆蓋區(qū)域的所述NMOS溝道層21 ；
[0119]步驟S6、如圖12(該圖12是以圖12中所示的虛線(xiàn)為界線(xiàn)劃分為圖12_A和圖12_B，位于上述虛線(xiàn)右側(cè)B部分的圖形為圖12-B，位于上述虛線(xiàn)左側(cè)A部分的圖形為圖12-A，該圖12-B為實(shí)施例一步驟S5的頂部示意圖，圖12-A是圖12-B中沿A-A剖面截開(kāi)后的剖面結(jié)構(gòu)示意圖)所示，制備第二掩膜材料25遮蔽所述第二柵極區(qū)18的源漏區(qū)和所述第一柵極區(qū)17。類(lèi)似步驟S5，在所述半導(dǎo)體襯底上制備一第二掩膜材料25 ;所述第二掩膜材料25覆蓋區(qū)域?yàn)榈谝粬艠O區(qū)17及部分第二柵極區(qū)18，部分第二柵極區(qū)18包括NMOS晶體管的源漏區(qū)域及其他需保護(hù)防止被刻蝕的區(qū)域；
[0120]步驟S7、如截面示意圖13所示,其三維立體示意圖如圖14所示,刻蝕去除未被遮蔽的PMOS溝道層20后，去除所述第二掩膜材料25。類(lèi)似于步驟S6，去除所述第二掩膜材料25未覆蓋區(qū)域的所述PMOS溝道層20，并去除所述第二掩膜材料25以形成所述第二柵極區(qū)18中的若干圓形溝道，該圓形溝道即為NMOS溝道層21，由此NMOS溝道層21經(jīng)制備去除其余部分后形成了 NMOS溝道21 ;其中，采用對(duì)所述PMOS溝道層20刻蝕率高，對(duì)所述NMOS溝道層21刻蝕率低的刻蝕劑進(jìn)行刻蝕以去除所述第二掩膜材料25未覆蓋區(qū)域的所述PMOS溝道層20 ；
[0121]步驟S8、如圖15所示，制備絕緣層覆蓋保留的PMOS溝道層20的表面、保留的NMOS溝道層21的表面以及暴露的半導(dǎo)體襯底的表面。制備所述第二絕緣層19及所述第一絕緣層15 ;所述接觸溝道16直接與所述體硅襯底連接，所述接觸溝道16未與所述體硅襯底連接部分的表面覆蓋有所述第一絕緣層15，且該第一絕緣層15還覆蓋所述體硅襯底的其余表面，所述接觸溝道16與PMOS溝道層20即所述PMOS溝道層20于所述第一柵極區(qū)17中垂直排列且等間距居中對(duì)齊；NM0S溝道層21于所述第二柵極區(qū)18中垂直排列且等間距居中對(duì)齊；其中，上述二間距相等，所述第一絕緣層15及所述第二絕緣層19優(yōu)選的采用Al2O3,也可采用Si02/Al203/SiNx等復(fù)合材料或其它高介電常數(shù)的材料，可以有效減小柵極到溝道的漏電。
[0122]所述第一絕緣層15和所述第二絕緣層19均采用原子層沉積的方法制備而成；
[0123]步驟S9、如圖16(該圖16是以圖16中所示的虛線(xiàn)為界線(xiàn)劃分為圖16_A和圖16_B，位于上述虛線(xiàn)右側(cè)B部分的圖形為圖16-B，位于上述虛線(xiàn)左側(cè)A部分的圖形為圖16-A，該圖16-B為實(shí)施例一步驟S5的頂部示意圖，圖16-A是圖16-B中沿A-A剖面截開(kāi)后的剖面結(jié)構(gòu)示意圖)所示，在所述第一柵極區(qū)17和所述第二柵極區(qū)18分別定義并制備柵極，以形成PMOS晶體管和NMOS晶體管；其中，所述PMOS溝道層經(jīng)制備去除其余部分后形成PMOS溝道，所述NMOS溝道層經(jīng)制備去除其余部分后形成NMOS溝道。在體硅襯底上制備一掩膜層26利用光刻以定義第一柵極層和第二柵極層的位置即利用光刻定義PMOS晶體管和NMOS晶體管的柵極區(qū)域；如圖17所示，沉積第一柵極層及第二柵極層，并去除所述掩膜層26 ；
[0124]其中，制備第一柵極區(qū)17和第二柵極區(qū)18的源極和漏極的步驟可在S7完成后制備，也可在步驟S9完成后制備。該步驟是通過(guò)離子注入的方法制備第一柵極區(qū)17的源漏極和第二柵極區(qū)18的源漏極。PMOS晶體管和NMOS晶體管的源極和漏極的制備，與現(xiàn)有的FinFET技術(shù)相同，采用離子注入的方法，因此部分不是決定晶體管尺寸和性能的關(guān)鍵，此處不做詳細(xì)論述。
[0125]實(shí)施例二
[0126]該實(shí)施例二與實(shí)施例二的區(qū)別僅在于半導(dǎo)體襯底不同，除半導(dǎo)體襯底及接觸溝道層以外的制備方法與實(shí)施例一中的CMOS納米線(xiàn)晶體管結(jié)構(gòu)及制備方法完全一致。即將上述實(shí)施例一中的步驟SI替換為下述步驟，則可制備出本發(fā)明的實(shí)施例二一種基于SOI技術(shù)的CMOS納米線(xiàn)晶體管結(jié)構(gòu)。
[0127]如圖23所示的一種基于SOI技術(shù)的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，該結(jié)構(gòu)包括:
[0128]一 SOI襯底，包括一第二晶圓13’和一掩埋層14’，所述第二晶圓13’為單晶硅晶圓，所述掩埋層14’的材料為埋入式氧化物(Β0Χ)，所述SOI襯底上設(shè)有第一柵極和第二柵極，
[0129]所述第一柵極中嵌入設(shè)置有至少一 PMOS溝道20’，所述第二柵極中嵌入設(shè)置有至少一 NMOS溝道21’，所述PMOS溝道20’還包括一接觸溝道16’ ；
[0130]其中，所述PMOS溝道20’與所述第一柵極之間，以及所述NMOS溝道21’與所述第二柵極之間均設(shè)置有第二絕緣層19’。
[0131]所述第一柵極與所述半導(dǎo)體襯底之間，以及所述第二柵極與所述半導(dǎo)體襯底之間均設(shè)置有第一絕緣層15’ ；
[0132]所述第一柵極位于第一柵極區(qū)17’，所述第二柵極位于所述第二柵極區(qū)18’，所述第一柵極區(qū)17’中的所述接觸溝道16’和所述PMOS溝道20’與所述第二柵極區(qū)18’中的所述NMOS溝道21’呈交錯(cuò)分布。
[0133]實(shí)施例二的一種基于SOI技術(shù)的CMOS納米線(xiàn)晶體管的制備方法，其半導(dǎo)體襯底的制備主要包括以下步驟:[0134]步驟S1、提供一第一晶圓13’’和制備有掩埋層14’的第二晶圓13’。
[0135]步驟S2、在所述第一晶圓13’’上依次外延生長(zhǎng)緩沖層15’和PMOS溝道層20’。其第一晶圓的結(jié)構(gòu)如圖18所示，其中，所述第一晶圓13’’為單晶硅晶圓，所述緩沖層15’為SiGex ；
[0136]步驟S3、如圖19所示，對(duì)該P(yáng)MOS溝道層20’進(jìn)行離子注入，以于該P(yáng)MOS溝道層20’中形成一氣泡層；WPMOS溝道層20’這一側(cè)進(jìn)行氣泡層離子注入(即沿圖19中的箭頭方向注入氣泡層離子)，使所述PMOS溝道層20’內(nèi)形成一氣泡層；所述氣泡層離子為氫離子、氦離子中的一種或者二者共注，也可以是B離子和氫離子共注，優(yōu)選的，注入能量為5keV-1000keV (如 5keV、400keV、800keV、IOOOkeV 等)，注入劑量為 lE15cm2_lE18cm2 (如IE15cm2, lE16cm2、lE17cm2、lE18cm2 等)，注入溫度為室溫。
[0137]步驟S4、如圖20所示，將所述第二晶圓13’中的掩埋層14’與包含氣泡層的PMOS溝道層20’進(jìn)行鍵合。采用疏水鍵合、親水鍵合、等離子輔助鍵合中的一種將所述第二晶圓13’中的掩埋層14’與包含氣泡層的PMOS溝道層20’進(jìn)行鍵合；其中，所述第二晶圓13’為單晶硅晶圓，所述掩膜層14’的材料為埋入式氧化物(BOX)；
[0138]步驟S5、如圖21所示，進(jìn)行熱處理工藝，使該P(yáng)MOS溝道層20’從所述氣泡層處分裂進(jìn)行熱處理。由于注入離子形成的氣泡會(huì)聚集，并從氣泡層將表面薄層即PMOS溝道層20’剝離，轉(zhuǎn)移到第二晶圓13’和掩埋層14’，因此所述氣泡層中的氣泡會(huì)使所述PMOS溝道層20’內(nèi)部斷開(kāi)成兩部分，并且所述氣泡由位于所述PMOS溝道層20’內(nèi)部轉(zhuǎn)移至所述第二晶圓13’及所述掩埋層14’內(nèi)部；優(yōu)選的，進(jìn)行熱處理的溫度為300°C -800°C (如300°C、450 V、700 V、800°C等)，氣體氛圍為氮?dú)饣蛘邭鍤猓?br> [0139]步驟S6，包含分裂后的PMOS溝道層20’、所述掩埋層14’的所述第二晶圓13’構(gòu)成所述半導(dǎo)體襯底。即利用斷開(kāi)后的含有部分PMOS溝道層20’、掩埋層14’及第二晶圓13’的結(jié)構(gòu)作為SOI襯底，繼續(xù)實(shí)施例一中的步驟S2-S9，就可以形成基于SOI技術(shù)的CMOS納米線(xiàn)晶體管。其中，圖23為在SOI襯底上依次交疊反復(fù)制備N(xiāo)MOS溝道層和PMOS溝道層的結(jié)構(gòu)示意圖，即將實(shí)施例二中制備的SOI襯底開(kāi)始繼續(xù)實(shí)施例一中的步驟S2后的結(jié)構(gòu)示意圖。
[0140]本發(fā)明提出了一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)及制備方法，將兩種異質(zhì)的即分別適合于NMOS晶體管的半導(dǎo)體材料和適合于PMOS晶體管的半導(dǎo)體材料通過(guò)三維堆疊的CMOS納米線(xiàn)晶體管結(jié)構(gòu)集成在同一半導(dǎo)體襯底上。由此便可滿(mǎn)足在十幾納米以下工藝節(jié)點(diǎn)對(duì)NMOS晶體管和PMOS晶體管開(kāi)啟性能的要求，還可以有效的降低柵極的漏電。本發(fā)明提出的一種環(huán)形柵納米線(xiàn)晶體管結(jié)構(gòu)可以有效減小晶體管的尺寸，并且由PMOS溝道及NMOS溝道構(gòu)成的疊層結(jié)構(gòu)可以提高半導(dǎo)體襯底的利用率。此外，該制備方法與目前主流技術(shù)有很好的兼容性，可以有效地控制工藝成本。
[0141]以上所述僅為本發(fā)明較佳的實(shí)施例，并非因此限制本發(fā)明的實(shí)施方式及保護(hù)范圍，對(duì)于本領(lǐng)域技術(shù)人員而言，應(yīng)當(dāng)能夠意識(shí)到凡運(yùn)用本發(fā)明說(shuō)明書(shū)及圖示內(nèi)容所做出的等同替換和顯而易見(jiàn)的變化所得到的方案，均應(yīng)當(dāng)包含在本發(fā)明的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，包括: 一半導(dǎo)體襯底，所述半導(dǎo)體襯底上設(shè)有第一柵極和第二柵極； 所述第一柵極中嵌入設(shè)置有至少一 PMOS溝道，所述第二柵極中嵌入設(shè)置有至少一NMOS溝道； 其中，所述第一柵極與所述半導(dǎo)體襯底之間，以及所述第二柵極與所述半導(dǎo)體襯底之間均設(shè)置有第一絕緣層；所述PMOS溝道與所述第一柵極之間，以及所述NMOS溝道與所述第二柵極之間均設(shè)置有第二絕緣層。
2.如權(quán)利要求1所述的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，所述第一柵極或所述第二柵極中還設(shè)置有接觸溝道，所述接觸溝道位于所述第一絕緣層的上表面。
3.如權(quán)利要求1所述的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，所述PMOS溝道與所述NMOS溝道呈交錯(cuò)分布。
4.如權(quán)利要求1所述的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底包括一單晶硅晶圓和一緩 沖層，所述緩沖層覆蓋所述單晶硅晶圓的上表面，所述第一絕緣層覆蓋所述緩沖層的上表面； 其中，所述緩沖層的材料為SiGex。
5.如權(quán)利要求1所述的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，所述半導(dǎo)體襯底還可以是包括一第二晶圓和一掩埋層，所述掩埋層覆蓋所述第二晶圓的上表面，所述第一絕緣層覆蓋所述掩埋層的上表面； 其中，所述底第二晶圓為單晶硅晶圓，所述掩埋層的材料為埋入式氧化物。
6.如權(quán)利要求1所述的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，所述PMOS溝道的材料為鍺,所述NMOS溝道的材料為GaAs、Al、In、As、P中的一種或多種元素構(gòu)成的復(fù)合材料。
7.如權(quán)利要求1所述的CMOS納米線(xiàn)晶體管結(jié)構(gòu)，其特征在于，所述第二絕緣層及所述第一絕緣層的材料均為A1203、Si02、SiNx中的一種或多種材料構(gòu)成的復(fù)合材料。
8.—種CMOS納米線(xiàn)晶體管的制備方法，其特征在于，主要包括以下步驟: 步驟S1、提供一頂層為PMOS溝道層的半導(dǎo)體襯底； 步驟S2、在所述半導(dǎo)體襯底的上表面依次反復(fù)交疊制備N(xiāo)MOS溝道層及PMOS溝道層； 步驟S3、定義并刻蝕形成相互分開(kāi)的第一柵極區(qū)和第二柵極區(qū)； 步驟S4、制備第一掩膜材料遮蔽所述第一柵極區(qū)的源漏區(qū)和所述第二柵極區(qū)； 步驟S5、刻蝕去除未被遮蔽的NMOS溝道層后，去除所述第一掩膜材料； 步驟S6、制備第二掩膜材料遮蔽所述第二柵極區(qū)的源漏區(qū)和所述第一柵極區(qū)掩膜材料； 步驟S7、刻蝕去除未被遮蔽的PMOS溝道層后，去除所述第二掩膜材料； 步驟S8、制備絕緣層覆蓋保留的PMOS溝道層的表面、保留的NMOS溝道層的表面以及暴露的半導(dǎo)體襯底的表面； 步驟S9、在所述第一柵極區(qū)和所述第二柵極區(qū)分別定義并制備柵極，以形成PMOS晶體管和NMOS晶體管。
9.如權(quán)利要求8所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，所述半導(dǎo)體襯底的制備方法包括: 提供一單晶硅晶圓；在所述單晶硅晶圓上依次外延生長(zhǎng)緩沖層和一 PMOS溝道層，以形成所述半導(dǎo)體襯底。
10.如權(quán)利要求9所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，所述緩沖層的材料為SiGex。
11.如權(quán)利要求8所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，所述半導(dǎo)體襯底的制備方法還可以是: 提供一第一晶圓和制備有掩埋層的第二晶圓； 在所述第一晶圓上依次外延生長(zhǎng)緩沖層和PMOS溝道層； 對(duì)該P(yáng)MOS溝道層進(jìn)行離子注入，以于該P(yáng)MOS溝道層中形成一氣泡層； 將所述第二晶圓中的掩埋層與包含氣泡層的PMOS溝道層進(jìn)行鍵合； 進(jìn)行熱處理工藝，使該P(yáng)MOS溝道層從所述氣泡層處分裂； 包含分裂后的PMOS溝道層、所述掩埋層的所述第二晶圓構(gòu)成所述半導(dǎo)體襯底。
12.如權(quán)利要求 11所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，所述第一晶圓為單晶硅晶圓，所述緩沖層為SiGex，所述第二晶圓為單晶硅晶圓，所述掩埋層的材料為埋入式氧化物。
13.如權(quán)利要求11所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，所述離子注入中注入的離子為氫離子、氦離子中的一種或兩種的組合，或B離子和氫離子的組合； 所述離子注入的能量為5keV-1000keV，注入劑量為lE15cm2-lE18cm2，溫度為室溫。
14.如權(quán)利要求11所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，采用疏水鍵合、親水鍵合、等離子輔助鍵合中的一種將所述第二晶圓中的掩埋層與包含氣泡層的PMOS溝道層進(jìn)行鍵合。
15.如權(quán)利要求11所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，所述熱處理工藝的溫度為300°C _800°C，氣體氛圍為氮?dú)饣蛘邭鍤狻?br> 16.如權(quán)利要求8所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于， 步驟S5中，采用對(duì)所述NMOS溝道層刻蝕率高，對(duì)所述PMOS溝道層刻蝕率低的刻蝕劑刻蝕去除未被遮蔽的NMOS溝道層； 步驟S7中，采用對(duì)所述NMOS溝道層刻蝕率低，對(duì)所述PMOS溝道層刻蝕率高的刻蝕劑刻蝕去除未被遮蔽的PMOS溝道層。
17.如權(quán)利要求16所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，步驟S5和步驟S7中的刻蝕為濕法刻蝕或干法刻蝕。
18.如權(quán)利要求8所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，步驟S8中，采用原子層沉積工藝制備所述絕緣層。
19.如權(quán)利要求8所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，步驟S9中具體包括: 制備一掩膜層覆蓋除所述第一柵極區(qū)和所述第二柵極區(qū)以外的區(qū)域； 在所述第一柵極區(qū)和所述第二柵極區(qū)內(nèi)填充柵極材料，以形成所述PMOS晶體管和所述NMOS晶體管； 去除所述掩模層。
20.如權(quán)利要求8所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，在步驟S7與步驟S8之間還包括:通過(guò)離子注入的方法制備所述第一柵極區(qū)的源漏極和所述第二柵極區(qū)的源漏極。
21.如權(quán)利要 求8所述的CMOS納米線(xiàn)晶體管的制備方法，其特征在于，在步驟S9之后還包括:通過(guò)離子注入的方法制備所述第一柵極區(qū)的源漏極和所述第二柵極區(qū)的源漏極。
【文檔編號(hào)】H01L27/146GK103928482SQ201410126898
【公開(kāi)日】2014年7月16日 申請(qǐng)日期:2014年3月31日 優(yōu)先權(quán)日:2014年3月31日
【發(fā)明者】亢勇, 陳邦明 申請(qǐng)人:上海新儲(chǔ)集成電路有限公司