應(yīng)力增強(qiáng)的finfet 器件的制作方法
【專利摘要】本發(fā)明涉及應(yīng)力增強(qiáng)的finFET器件。具有增強(qiáng)的應(yīng)變的非平面半導(dǎo)體包括襯底以及形成在所述襯底的表面上的至少一個(gè)半導(dǎo)電鰭。柵極疊層形成在所述至少一個(gè)半導(dǎo)電鰭的一部分上。應(yīng)力襯里形成在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上。所述應(yīng)力襯里至少向所述至少一個(gè)半導(dǎo)電鰭的溝道區(qū)、源極區(qū)和漏極區(qū)賦予應(yīng)力。所述溝道區(qū)位于所述柵極疊層下方的至少一個(gè)半導(dǎo)電鰭中。
【專利說明】應(yīng)力增強(qiáng)的FINFET器件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明總體上涉及半導(dǎo)體器件，更具體地，涉及具有增強(qiáng)的應(yīng)變的finFET器件及其制造方法。

【背景技術(shù)】
[0002]隨著集成電路繼續(xù)在尺寸上按比例縮小，finFET (鰭式場(chǎng)效應(yīng)晶體管)正成為用于較小節(jié)點(diǎn)(例如22nm節(jié)點(diǎn)及超出22nm節(jié)點(diǎn))的有吸引力的器件。在finFET中，溝道由半導(dǎo)體鰭形成，并且柵電極位于鰭的至少兩側(cè)上。由于finFET中完全耗盡的有利特征，與平面MOSFET相比，在finFET中，柵電極控制finFET的溝道的增加的側(cè)數(shù)目增強(qiáng)了對(duì)溝道的控制能力。改善的溝道控制允許在短溝道效應(yīng)較少的情況下器件尺寸較小，并且允許能夠高速切換的較大電流。與利用相似臨界尺寸的平面MOSFET相比，finFET器件通常具有更快的切換時(shí)間、等同或更高的電流密度以及改善得多的短溝道控制。然而，實(shí)現(xiàn)這種finFET器件技術(shù)的一個(gè)主要減分項(xiàng)是應(yīng)用于這種器件的常規(guī)應(yīng)力元素是無效的。


【發(fā)明內(nèi)容】

[0003]在一個(gè)實(shí)施例中，公開了一種制造非平面半導(dǎo)體結(jié)構(gòu)的方法。該方法包括:在半導(dǎo)體襯底的表面上形成至少一個(gè)半導(dǎo)電鰭。柵極疊層(stack)位于所述至少一個(gè)半導(dǎo)電鰭的一部分上。在所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁上外延生長(zhǎng)半導(dǎo)體材料。在外延生長(zhǎng)所述半導(dǎo)體材料之后，在所述至少一個(gè)半導(dǎo)電鰭中形成源極區(qū)和漏極區(qū)。在形成所述源極區(qū)和漏極區(qū)之后，去除所述外延生長(zhǎng)的半導(dǎo)體材料。在去除了所述外延生長(zhǎng)的半導(dǎo)體材料之后，在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的所述多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上形成應(yīng)力襯里(liner)。所述應(yīng)力襯里向所述至少一個(gè)半導(dǎo)電鰭的溝道、所述源極區(qū)和所述漏極區(qū)賦予應(yīng)力。所述溝道位于所述柵極疊層下方。
[0004]在另一個(gè)實(shí)施例中，公開了一種非平面半導(dǎo)體。所述非平面半導(dǎo)體結(jié)構(gòu)包括襯底以及形成在所述襯底的表面上的至少一個(gè)半導(dǎo)電鰭。柵極疊層形成在所述至少一個(gè)半導(dǎo)電鰭的一部分上。應(yīng)力襯里形成在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上。所述應(yīng)力襯里至少向所述至少一個(gè)半導(dǎo)電鰭的溝道區(qū)、源極區(qū)和漏極區(qū)賦予應(yīng)力。所述溝道區(qū)位于所述柵極疊層下方的至少一個(gè)半導(dǎo)電鰭中。
[0005]在又一個(gè)實(shí)施例中，公開了一種集成電路。所述集成電路包括至少一個(gè)晶體管。所述至少一個(gè)晶體管包括襯底以及形成在所述襯底的表面上的至少一個(gè)半導(dǎo)電鰭。柵極疊層形成在所述至少一個(gè)半導(dǎo)電鰭的一部分上。應(yīng)力襯里形成在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上。所述應(yīng)力襯里至少向所述至少一個(gè)半導(dǎo)電鰭的溝道區(qū)、源極區(qū)和漏極區(qū)賦予應(yīng)力。所述溝道區(qū)位于所述柵極疊層下方的至少一個(gè)半導(dǎo)電鰭中。
[0006]在再一個(gè)實(shí)施例中，公開了一種制造非平面半導(dǎo)體結(jié)構(gòu)的方法。該方法包括:在半導(dǎo)體襯底的表面上形成至少一個(gè)半導(dǎo)電鰭。柵極疊層位于所述至少一個(gè)半導(dǎo)電鰭的一部分上。使用等離子體摻雜工藝摻雜所述至少一個(gè)半導(dǎo)電鰭的至少一部分。所述等離子體摻雜在所述至少一個(gè)半導(dǎo)電鰭中形成源極區(qū)和漏極區(qū)。在所述等離子體摻雜之后，在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上形成應(yīng)力襯里，所述應(yīng)力襯里向所述至少一個(gè)半導(dǎo)電鰭的溝道、所述源極區(qū)和所述漏極區(qū)賦予應(yīng)力，其中所述溝道位于所述柵極疊層下方。

【專利附圖】

【附圖說明】
[0007]附圖用于進(jìn)一步示例根據(jù)本發(fā)明的各種實(shí)施例并用于解釋根據(jù)本發(fā)明的各種原理和所有優(yōu)點(diǎn)，在附圖中貫穿單獨(dú)的視圖相似的附圖標(biāo)記表示相同或功能上相似的要素，并且附圖與下面的詳細(xì)描述一起被并入說明書中并且形成說明書的一部分，在附圖中:
[0008]圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例包括多個(gè)半導(dǎo)電鰭的半導(dǎo)體結(jié)構(gòu)的等距圖(isometric view)；
[0009]圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例包括形成在所述多個(gè)半導(dǎo)電鰭之上的柵極疊層的所述半導(dǎo)體結(jié)構(gòu)的等距圖；
[0010]圖3是根據(jù)本發(fā)明的一個(gè)實(shí)施例包括圍繞柵極疊層形成的間隔物(spacer)的所述半導(dǎo)體結(jié)構(gòu)的等距圖；
[0011]圖4是根據(jù)本發(fā)明的一個(gè)實(shí)施例包括在生長(zhǎng)于所述多個(gè)半導(dǎo)電鰭上的外延生長(zhǎng)的半導(dǎo)體材料的所述半導(dǎo)體結(jié)構(gòu)的等距圖；
[0012]圖5是根據(jù)本發(fā)明的一個(gè)實(shí)施例、在去除了所述外延生長(zhǎng)的半導(dǎo)體材料并且在所述多個(gè)半導(dǎo)電鰭的每一個(gè)中形成了源極區(qū)/漏極區(qū)之后的所述半導(dǎo)體結(jié)構(gòu)的等距圖；
[0013]圖6是根據(jù)本發(fā)明的一個(gè)實(shí)施例、包括被設(shè)置在所述多個(gè)鰭以及包括所述間隔物的柵極疊層之上的應(yīng)力誘導(dǎo)材料的所述半導(dǎo)體結(jié)構(gòu)的等距圖；
[0014]圖7是根據(jù)本發(fā)明的一個(gè)實(shí)施例、在蝕刻了所述應(yīng)力誘導(dǎo)材料從而在所述多個(gè)鰭以及包括所述間隔物的柵極疊層之上形成應(yīng)力襯里之后的所述半導(dǎo)體結(jié)構(gòu)的等距圖；
[0015]圖8是示出根據(jù)本發(fā)明的一個(gè)實(shí)施例用于制造具有增強(qiáng)的應(yīng)力的非平面半導(dǎo)體結(jié)構(gòu)的方法的一個(gè)例子的操作流程圖；并且
[0016]圖9是用于半導(dǎo)體設(shè)計(jì)、制造和/或測(cè)試的設(shè)計(jì)過程的流程圖。

【具體實(shí)施方式】
[0017]根據(jù)一個(gè)或多個(gè)實(shí)施例，公開了形成具有增強(qiáng)的應(yīng)變的非平面半導(dǎo)體結(jié)構(gòu)的方法和結(jié)構(gòu)。應(yīng)當(dāng)理解，關(guān)于具有絕緣體上半導(dǎo)體(SOI)晶片的給定示例性架構(gòu)來描述各種實(shí)施例；然而，其它架構(gòu)、結(jié)構(gòu)、襯底材料以及工藝特征和步驟可以在本發(fā)明的范圍內(nèi)變化。
[0018]現(xiàn)在參考附圖，在附圖中，相似的附圖標(biāo)記代表相同或相似的要素，圖1示出了初始半導(dǎo)體結(jié)構(gòu)102的等距圖。結(jié)構(gòu)102包括襯底104，多個(gè)半導(dǎo)體鰭106覆在襯底104上。盡管示出了三個(gè)鰭106，但是應(yīng)當(dāng)理解，所述多個(gè)鰭106可以是任何數(shù)量的鰭。也應(yīng)當(dāng)注意，即使后面的圖僅示例出了晶片的單個(gè)finFET區(qū)域的結(jié)構(gòu)，但是后面的討論也適用于晶片的多個(gè)finFET區(qū)域。
[0019]在一個(gè)實(shí)施例中，襯底104包括掩埋氧化物層(BOX)、硅(Si)、硅鍺(SiGe)和/或類似物。鰭106中的每一個(gè)包括諸如但不限于硅(Si)的絕緣體上半導(dǎo)體(SOI)材料108。然而，在另一個(gè)實(shí)施例中，襯底104是體半導(dǎo)體材料。在一個(gè)實(shí)施例中，鰭106包括形成在每個(gè)鰭的頂面上的絕緣體材料(未示出)。所述絕緣體材料可以是例如用作硬掩膜或蓋層的氧化物。
[0020]在各種實(shí)施例中，鰭106可以通過使用例如常規(guī)沉積工藝沉積SOI材料108和可選的絕緣體材料而形成，所述沉積工藝?yán)缡?但不限于)化學(xué)氣相沉積(CVD)。一旦沉積了材料104、108，就可以進(jìn)行構(gòu)圖工藝以形成鰭106。例如，可以利用光刻和蝕刻工藝，在該工藝中施加、曝光并且顯影抗蝕劑。然后根據(jù)抗蝕劑圖形向下蝕刻SOI材料108和可選的氧化物直到襯底104的BOX層(未示出)。在另一個(gè)實(shí)施例中，也可以利用側(cè)壁圖像轉(zhuǎn)移(SIT)工藝。然而，也可以應(yīng)用其它形成鰭106的方法。
[0021]圖2示出了在施加?xùn)艠O疊層210之后的圖1的結(jié)構(gòu)的等距圖。在一個(gè)實(shí)施例中，通過沉積薄的柵極電介質(zhì)保形(conformal)層和厚的柵極導(dǎo)體材料層和氮化物層，實(shí)現(xiàn)圖2的結(jié)構(gòu)。然后，施加、曝光和顯影抗蝕劑。然后，根據(jù)構(gòu)圖的抗蝕劑，相對(duì)于鰭106和可選的鰭蓋層而選擇性地蝕刻?hào)艠O電介質(zhì)層、柵極導(dǎo)體層和氮化物層。該蝕刻形成了分立的(discrete)柵極疊層210，柵極疊層210包括柵極電介質(zhì)層212、柵極導(dǎo)體214和蓋層216。應(yīng)當(dāng)注意，也可以應(yīng)用用于形成柵極疊層的其它方法。例如，也可以利用替代金屬柵工藝來形成柵極疊層210。此外，在其它實(shí)施例中，柵極疊層210包括與圖2所示的結(jié)構(gòu)不同的結(jié)構(gòu)。
[0022]圖3是示例向圖2的結(jié)構(gòu)添加間隔物318的等距圖。這些間隔物318通過一種或多種間隔物形成技術(shù)形成在柵極疊層210和鰭106 (以及可選的蓋層)二者上。例如，可以各向同性地沉積絕緣材料(例如，氧化硅、氮化硅、氧氮化硅、以及高k電介質(zhì)材料等)的保形層，之后進(jìn)行對(duì)該材料的各向異性蝕刻(例如，反應(yīng)離子蝕刻(RIE))，從而至少在柵極疊層210的兩側(cè)上形成間隔物318，如圖3所示。
[0023]圖4的等距圖，示例出對(duì)圖3的結(jié)構(gòu)進(jìn)行了外延合并(merge)處理而在每個(gè)鰭106的半導(dǎo)體材料108 (例如硅)內(nèi)形成源極區(qū)/漏極區(qū)之后的圖3的結(jié)構(gòu)。在該實(shí)施例中，在每個(gè)鰭106的頂面和側(cè)壁上外延生長(zhǎng)諸如(但不限于)硅鍺(SiGe)的半導(dǎo)體材料420。例如，選擇性外延工藝可以用于在鰭的暴露Si表面上生長(zhǎng)SiGe420。該選擇性外延工藝不在諸如氮化物或氧化物的電介質(zhì)層上生長(zhǎng)SiGe420。因此，在鰭106在其頂面上包括硬掩膜或蓋層的實(shí)施例中，SiGe420僅生長(zhǎng)在鰭106的側(cè)壁上。
[0024]在一個(gè)實(shí)施例中，外延生長(zhǎng)的SiGe材料420通過注入而被摻雜，在SiGe外延工藝期間被原位摻雜，或者通過其它可應(yīng)用的技術(shù)而被摻雜，其中η型物類(species)(例如磷或砷)被用于η-finFET區(qū)域，并且P型物類(例如，硼)被用于p_finFET區(qū)域。然后可以進(jìn)行高溫退火以激活鰭106的源極-漏極區(qū)中的摻雜劑。N型物類(例如，磷或砷)以及P型物類(例如硼)的從SiGe外延向鰭106中的擴(kuò)散分別形成了 N+和P+源極/漏極區(qū)。應(yīng)當(dāng)注意，在對(duì)pfinFET區(qū)域進(jìn)行摻雜時(shí)，掩蔽n-f inFET區(qū)域，反之亦然。還應(yīng)當(dāng)注意，在另一個(gè)實(shí)施例中，不需要外延生長(zhǎng)工藝。例如，源極/漏極區(qū)可以利用等離子體摻雜和隨后的退火而在每個(gè)鰭106中形成。
[0025]圖5是等距圖，示例出在進(jìn)行了 SiGe去除處理并且形成了鰭102的源極/漏極區(qū)522,524之后的圖4的結(jié)構(gòu)。在一個(gè)實(shí)施例中，該SiGe去除處理對(duì)于鰭106的半導(dǎo)體材料(例如硅)是選擇性的。例如，可以利用反應(yīng)離子蝕刻(RIE)來從所述結(jié)構(gòu)去除SiGe420。反應(yīng)離子蝕刻(RIE)是等離子體蝕刻的一種形式，其中在蝕刻期間，要蝕刻的表面被置于RF供電的電極上。此外，在RIE期間，要蝕刻的表面具有使從等離子體提取的蝕刻物類朝向表面加速的電勢(shì)，其中在與所述表面垂直的方向上發(fā)生化學(xué)蝕刻反應(yīng)。應(yīng)當(dāng)注意，也可以應(yīng)用用于選擇性去除SiGe的其它技術(shù)。
[0026]在鰭106包括可選的硬掩膜或蓋層的實(shí)施例中，在RIE處理期間，鰭106被該層掩蔽。在去除了 SiGe420之后，作為替代金屬柵工藝的一部分，蝕刻掉所述蓋層。例如，如果在鰭106上利用蓋層，則在上面討論的柵制造工藝期間形成替代(偽)柵極疊層。在去除了 SiGe420之后，還與鰭的在間隔物318之間的部分上的蓋層一起去除該替代柵極。然后在替代柵極被去除時(shí)產(chǎn)生的腔內(nèi)與上面討論的處理相似地形成金屬柵極。在序列號(hào)為13/277.956 (現(xiàn)在的美國專利 N0.)、名稱為 “Bulk Fin-Field Effect Transistors WithWell Defined Isolat1n”的共同擁有的美國專利申請(qǐng)中給出了進(jìn)行替代金屬柵極制造方法的一個(gè)例子，該美國專利申請(qǐng)被并入本申請(qǐng)中。
[0027]圖6是等距圖，示例出在圖5的結(jié)構(gòu)之上形成/沉積了應(yīng)力誘導(dǎo)襯里材料之后的圖5的結(jié)構(gòu)。在一個(gè)實(shí)施例中，應(yīng)力襯里形成包括在所述結(jié)構(gòu)的表面上以及鰭106和包括間隔物318的柵極疊層210上方/周圍形成應(yīng)力誘導(dǎo)膜626，如圖6所示。應(yīng)力誘導(dǎo)膜626可以是在P溝道器件上誘導(dǎo)壓應(yīng)力的壓應(yīng)力誘導(dǎo)膜或者在η溝道器件上誘導(dǎo)張應(yīng)力的張應(yīng)力誘導(dǎo)膜。
[0028]張應(yīng)力誘導(dǎo)膜可以是在下伏(underlying)的結(jié)構(gòu)上產(chǎn)生張應(yīng)力的電介質(zhì)膜。例如并且在一個(gè)實(shí)施例中，張應(yīng)力誘導(dǎo)膜可以是拉伸的氮化硅膜。張應(yīng)力誘導(dǎo)膜可以在從400°C到600°C的范圍內(nèi)的溫度下通過等離子體增強(qiáng)的化學(xué)氣相沉積(PECVD)或高密度等離子體化學(xué)氣相沉積(HDPCVD)形成。
[0029]可以采用的壓應(yīng)力誘導(dǎo)膜包括在下伏的結(jié)構(gòu)上產(chǎn)生壓應(yīng)力的電介質(zhì)材料，諸如例如TaN、TiN、WN、MoN、NbN、ReN或其組合的難熔金屬氮化物。在一些實(shí)施例中，壓應(yīng)力誘導(dǎo)膜由壓縮的氮化物構(gòu)成。壓應(yīng)力誘導(dǎo)膜可以通過化學(xué)氣相沉積(CVD)、物理氣相沉積(PVD)、等離子體增強(qiáng)的化學(xué)氣相沉積(PECVD)或高密度等離子體化學(xué)氣相沉積(HDPCVD)形成。
[0030]一旦沉積了應(yīng)力誘導(dǎo)膜626,則進(jìn)行蝕刻處理以蝕刻掉應(yīng)力誘導(dǎo)膜626的一些部分，從而形成構(gòu)圖的應(yīng)力產(chǎn)生襯里728，如圖7中所示。應(yīng)力襯里728形成在每個(gè)鰭106的側(cè)壁和頂面、鰭106之間的襯底104的暴露表面、柵極間隔物318、以及柵極疊層210的任何暴露表面上方/上。如果硬掩膜或蓋層形成在鰭106的頂上，則應(yīng)力襯里728形成在該掩膜/層上方/上。應(yīng)力襯里728在鰭106的源極/漏極區(qū)522、524以及柵極疊層210下方的每個(gè)鰭的溝道上賦予壓應(yīng)力/張應(yīng)力。因此，由于應(yīng)力襯里728包裹鰭106周圍，所得到的結(jié)構(gòu)包括被耦合到溝道的增強(qiáng)的應(yīng)力，這提供了改善的載流子遷移率。
[0031]在一個(gè)實(shí)施例中，可以利用包括氮化硅的單個(gè)應(yīng)力襯里728來提供張應(yīng)變或壓應(yīng)變。應(yīng)變的量值的類型可以通過改變諸如溫度的沉積條件來調(diào)整。然而，在其它實(shí)施例中，可以在p-finFET和n-finFET區(qū)域上形成不同的應(yīng)力襯里。例如，在為p-finFET (或n-f inFET)區(qū)域形成壓(或張)應(yīng)力襯里之后,在p-finFET (或n-finFET)區(qū)域上形成阻擋掩膜(block mask) ο采用諸如干法蝕刻的蝕刻工藝來從未被阻擋掩膜保護(hù)的n-f inFET(或p-finFET)區(qū)域去除壓應(yīng)力襯里。與上面類似地在n-finFET (或p-finFET)區(qū)域之上形成張(或壓)應(yīng)力誘導(dǎo)應(yīng)力襯里。應(yīng)當(dāng)注意，使用上述工藝可以在壓(或張)應(yīng)力誘導(dǎo)膜之前形成張(或壓)應(yīng)力誘導(dǎo)膜。此外，可以在任何應(yīng)力誘導(dǎo)膜被沉積之前首先在finFET區(qū)域之上采用掩膜。在該實(shí)施例中，僅僅未掩蔽的finFET區(qū)域被所述膜覆蓋。還應(yīng)當(dāng)注意，也可以應(yīng)用用于形成應(yīng)力誘導(dǎo)膜的其它技術(shù)。
[0032]圖8是示例出制造具有增強(qiáng)的應(yīng)變的非平面半導(dǎo)體結(jié)構(gòu)的方法的操作流程圖。圖8的操作流程圖開始于步驟802并且直接轉(zhuǎn)到步驟804。在步驟804，在半導(dǎo)體襯底104的表面上形成多個(gè)半導(dǎo)體鰭106。柵極疊層210位于每個(gè)半導(dǎo)體鰭106的一部分上。在步驟806，在所述多個(gè)鰭106中的每一個(gè)鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁上外延生長(zhǎng)半導(dǎo)體材料420。在外延生長(zhǎng)半導(dǎo)體材料420之后，在步驟808，在所述多個(gè)鰭106的每一個(gè)中形成源極區(qū)和漏極區(qū)522、524。在步驟810，相對(duì)于所述多個(gè)鰭106選擇性地去除外延生長(zhǎng)的半導(dǎo)體材料420。在去除了外延生長(zhǎng)的半導(dǎo)體材料420之后，在步驟812，在所述多個(gè)鰭106中的每一個(gè)鰭的多個(gè)側(cè)壁中的至少一個(gè)側(cè)壁之上以及柵極疊層210之上形成至少一個(gè)應(yīng)力誘導(dǎo)襯里728。所述至少一個(gè)應(yīng)力誘導(dǎo)襯里728向位于柵極疊層210下方的所述多個(gè)半導(dǎo)體鰭106中的每一個(gè)半導(dǎo)體鰭的溝道區(qū)賦予應(yīng)力?？刂屏髟诓襟E814退出。
[0033]圖9示出了例如在半導(dǎo)體IC邏輯設(shè)計(jì)、仿真、測(cè)試、布圖和制造中使用的示例性設(shè)計(jì)流程900的方塊圖。設(shè)計(jì)流程900包括用于處理設(shè)計(jì)結(jié)構(gòu)或器件以產(chǎn)生上述以及圖1到圖7中示出的設(shè)計(jì)結(jié)構(gòu)和/或器件的邏輯上或其他功能上等效表示的過程和機(jī)制。由設(shè)計(jì)流程900處理和/或產(chǎn)生的設(shè)計(jì)結(jié)構(gòu)可以在計(jì)算機(jī)可讀傳輸或存儲(chǔ)介質(zhì)上被編碼以包括數(shù)據(jù)和/或指令，所述數(shù)據(jù)和/或指令在數(shù)據(jù)處理系統(tǒng)上執(zhí)行或以其他方式處理時(shí)，產(chǎn)生硬件組件、電路、器件或系統(tǒng)的邏輯上、結(jié)構(gòu)上、機(jī)械上或其他功能上的等效表示。設(shè)計(jì)流程900可隨被設(shè)計(jì)的表示類型而不同。例如，用于構(gòu)建專用IC (ASIC)的設(shè)計(jì)流程900可能不同于用于設(shè)計(jì)標(biāo)準(zhǔn)組件的設(shè)計(jì)流程900，或不同于用于將設(shè)計(jì)實(shí)例化到可編程陣列(例如，由Altera? inc.或Xilinx? inc.提供的可編程門陣列(pga)或現(xiàn)場(chǎng)可編程門陣列(fpga))中的設(shè)計(jì)流程900。
[0034]圖9示出了多個(gè)此類設(shè)計(jì)結(jié)構(gòu)，其中包括優(yōu)選地由設(shè)計(jì)過程910處理的輸入設(shè)計(jì)結(jié)構(gòu)920。設(shè)計(jì)結(jié)構(gòu)920可以是由設(shè)計(jì)過程910生成和處理以產(chǎn)生硬件器件的邏輯上等效的功能表示的邏輯仿真設(shè)計(jì)結(jié)構(gòu)。設(shè)計(jì)結(jié)構(gòu)920還可以或備選地包括數(shù)據(jù)和/或程序指令，所述數(shù)據(jù)和/或程序指令由設(shè)計(jì)過程910處理時(shí)，生成硬件器件的物理結(jié)構(gòu)的功能表示。無論表示功能和/或結(jié)構(gòu)設(shè)計(jì)特性，均可以使用例如由核心開發(fā)人員/設(shè)計(jì)人員實(shí)施的電子計(jì)算機(jī)輔助設(shè)計(jì)(ECAD)生成設(shè)計(jì)結(jié)構(gòu)920。當(dāng)編碼在機(jī)器可讀數(shù)據(jù)傳輸、門陣列或存儲(chǔ)介質(zhì)上時(shí)，設(shè)計(jì)結(jié)構(gòu)920可以由設(shè)計(jì)過程910內(nèi)的一個(gè)或多個(gè)硬件和/或軟件模塊訪問和處理以仿真或以其他方式在功能上表示例如圖1到圖7中示出的那些電子組件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)。因此，設(shè)計(jì)結(jié)構(gòu)920可以包括文件或其他數(shù)據(jù)結(jié)構(gòu)，其中包括人類和/或機(jī)器可讀源代碼、編譯結(jié)構(gòu)和計(jì)算機(jī)可執(zhí)行代碼結(jié)構(gòu)，當(dāng)所述文件或其他數(shù)據(jù)結(jié)構(gòu)由設(shè)計(jì)或仿真數(shù)據(jù)處理系統(tǒng)處理時(shí)，在功能上仿真或以其他方式表示電路或其他級(jí)別的硬件邏輯設(shè)計(jì)。此類數(shù)據(jù)結(jié)構(gòu)可以包括硬件描述語言(HDL)設(shè)計(jì)實(shí)體或遵循和/或兼容低級(jí)HDL設(shè)計(jì)語言(例如Verilog和VHDL)和/或高級(jí)設(shè)計(jì)語言(例如C或C++)的其他數(shù)據(jù)結(jié)構(gòu)。
[0035]設(shè)計(jì)過程910優(yōu)選地采用和結(jié)合硬件和/或軟件模塊，所述模塊用于合成、轉(zhuǎn)換或以其他方式處理圖1到圖7中示出的組件、電路、器件或邏輯結(jié)構(gòu)的設(shè)計(jì)/仿真功能等價(jià)物以生成可以包含設(shè)計(jì)結(jié)構(gòu)(例如設(shè)計(jì)結(jié)構(gòu)920)的網(wǎng)表980。網(wǎng)表980例如可以包括編譯或以其他方式處理的數(shù)據(jù)結(jié)構(gòu)，所述數(shù)據(jù)結(jié)構(gòu)表示描述與集成電路設(shè)計(jì)中的其他元件和電路的連接的線纜、分離組件、邏輯門、控制電路、I/O設(shè)備、模型等的列表。網(wǎng)表980可以使用迭代過程合成，其中網(wǎng)表980被重新合成一次或多次，具體取決于器件的設(shè)計(jì)規(guī)范和參數(shù)。對(duì)于在此所述的其他設(shè)計(jì)結(jié)構(gòu)類型，網(wǎng)表980可以記錄在機(jī)器可讀數(shù)據(jù)存儲(chǔ)介質(zhì)上或編程到可編程門陣列中。所述介質(zhì)可以是非易失性存儲(chǔ)介質(zhì)，例如磁或光盤驅(qū)動(dòng)器、可編程門陣列、壓縮閃存或其他閃存。此外或備選地，所述介質(zhì)可以是可在其上經(jīng)由因特網(wǎng)或其他適合聯(lián)網(wǎng)手段傳輸和中間存儲(chǔ)數(shù)據(jù)分組的系統(tǒng)或高速緩沖存儲(chǔ)器、緩沖器空間或?qū)щ娀蚬鈱?dǎo)器件和材料。
[0036]設(shè)計(jì)過程910可以包括用于處理包括網(wǎng)表980在內(nèi)的各種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。此類數(shù)據(jù)結(jié)構(gòu)類型例如可以駐留在庫元件930內(nèi)并包括一組常用元件、電路和器件，其中包括給定制造技術(shù)(例如，不同的技術(shù)節(jié)點(diǎn)，32納米、45納米、90納米等)的模型、布圖和符號(hào)表示。所述數(shù)據(jù)結(jié)構(gòu)類型還可包括設(shè)計(jì)規(guī)范940、特征數(shù)據(jù)950、檢驗(yàn)數(shù)據(jù)960、設(shè)計(jì)規(guī)則970和測(cè)試數(shù)據(jù)文件985，它們可以包括輸入測(cè)試模式、輸出測(cè)試結(jié)果和其他測(cè)試信息。設(shè)計(jì)過程910還可例如包括標(biāo)準(zhǔn)機(jī)械設(shè)計(jì)過程，例如用于諸如鑄造、成型和模壓成形等操作的應(yīng)力分析、熱分析、機(jī)械事件仿真、過程仿真。機(jī)械設(shè)計(jì)領(lǐng)域的技術(shù)人員可以在不偏離本發(fā)明的范圍和精神的情況下理解在設(shè)計(jì)過程910中使用的可能機(jī)械設(shè)計(jì)工具和應(yīng)用的范圍。設(shè)計(jì)過程910還可包括用于執(zhí)行諸如定時(shí)分析、檢驗(yàn)、設(shè)計(jì)規(guī)則檢查、放置和路由操作之類的標(biāo)準(zhǔn)電路設(shè)計(jì)過程的模塊。
[0037]設(shè)計(jì)過程910采用和結(jié)合邏輯和物理設(shè)計(jì)工具(例如HDL編譯器)以及仿真建模工具以便與任何其他機(jī)械設(shè)計(jì)或數(shù)據(jù)(如果適用)一起處理設(shè)計(jì)結(jié)構(gòu)920連同示出的部分或全部支持?jǐn)?shù)據(jù)結(jié)構(gòu)，從而生成第二設(shè)計(jì)結(jié)構(gòu)990。設(shè)計(jì)結(jié)構(gòu)990以用于機(jī)械設(shè)備和結(jié)構(gòu)的數(shù)據(jù)交換的數(shù)據(jù)格式(例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存儲(chǔ)或呈現(xiàn)此類機(jī)械設(shè)計(jì)結(jié)構(gòu)的適合格式)駐留在存儲(chǔ)介質(zhì)或可編程門陣列上。類似于設(shè)計(jì)結(jié)構(gòu)920，設(shè)計(jì)結(jié)構(gòu)990優(yōu)選地包括一個(gè)或多個(gè)文件、數(shù)據(jù)結(jié)構(gòu)或其他計(jì)算機(jī)編碼的數(shù)據(jù)或指令，它們駐留在傳輸或數(shù)據(jù)存儲(chǔ)介質(zhì)上，并且由ECAD系統(tǒng)處理時(shí)生成圖1到圖7中示出的本發(fā)明的一個(gè)或多個(gè)實(shí)施例的邏輯上或以其他方式在功能上等效的形式。在一個(gè)實(shí)施例中，設(shè)計(jì)結(jié)構(gòu)990可以包括在功能上仿真圖1到圖7中示出的器件的編譯后的可執(zhí)行HDL仿真模型。
[0038]設(shè)計(jì)結(jié)構(gòu)990還可以采用用于集成電路的布圖數(shù)據(jù)交換的數(shù)據(jù)格式和/或符號(hào)數(shù)據(jù)格式(例如以GDSII(GDS2)、GL1、0ASIS、圖文件或任何其他用于存儲(chǔ)此類設(shè)計(jì)數(shù)據(jù)結(jié)構(gòu)的適合格式存儲(chǔ)的信息)。設(shè)計(jì)結(jié)構(gòu)990可以包括信息，例如符號(hào)數(shù)據(jù)、圖文件、測(cè)試數(shù)據(jù)文件、設(shè)計(jì)內(nèi)容文件、制造數(shù)據(jù)、布圖參數(shù)、線纜、金屬級(jí)別、通孔、形狀、用于在整個(gè)生產(chǎn)線中路由的數(shù)據(jù)，以及制造商或其他設(shè)計(jì)人員/開發(fā)人員制造上述以及圖1到圖7中示出的器件或結(jié)構(gòu)所需的任何其他數(shù)據(jù)。設(shè)計(jì)結(jié)構(gòu)990然后可以繼續(xù)到階段995，例如，在階段995，設(shè)計(jì)結(jié)構(gòu)990:繼續(xù)到流片(tape-out),被發(fā)布到制造公司、被發(fā)布到掩模室(mask house)、被發(fā)送到其他設(shè)計(jì)室，被發(fā)回給客戶等。
[0039]應(yīng)當(dāng)注意，在本發(fā)明的一個(gè)實(shí)施例中使用本發(fā)明的某些特征而不使用本發(fā)明的其它特征。因此，前面的描述應(yīng)當(dāng)理解為僅僅是對(duì)本發(fā)明的原理、教導(dǎo)、實(shí)例和示例性實(shí)施例的示例而非對(duì)其的限制。
[0040]應(yīng)當(dāng)理解，這些實(shí)施例僅僅是本申請(qǐng)的創(chuàng)新性教導(dǎo)的很多有利用途的例子。一般而言，在本發(fā)明的說明書中進(jìn)行的陳述未必限制各種要求保護(hù)的發(fā)明中的任何發(fā)明。此外，一些陳述可以應(yīng)用于一些創(chuàng)造性特征但不能應(yīng)用于其它創(chuàng)造性特征。
[0041]如上所述的電路是集成電路芯片設(shè)計(jì)的一部分。所述芯片設(shè)計(jì)以圖形計(jì)算機(jī)編程語言創(chuàng)建，并存儲(chǔ)在計(jì)算機(jī)存儲(chǔ)介質(zhì)(例如，磁盤、磁帶、物理硬盤驅(qū)動(dòng)器、或諸如存儲(chǔ)訪問網(wǎng)絡(luò)中的虛擬硬盤驅(qū)動(dòng)器)中。如果設(shè)計(jì)人員不制造芯片或不制造用于制造芯片的光刻掩模，設(shè)計(jì)人員會(huì)通過物理手段(例如，提供存儲(chǔ)該設(shè)計(jì)的存儲(chǔ)介質(zhì)副本)或以電子方式(例如，通過因特網(wǎng))直接或間接地將所產(chǎn)生的設(shè)計(jì)發(fā)送到這些實(shí)體。然后將存儲(chǔ)的設(shè)計(jì)轉(zhuǎn)換為用于制造光刻掩模的適當(dāng)格式(例如，GDSII)，這些掩模典型地包括所關(guān)注的要形成于晶片上的芯片設(shè)計(jì)的多個(gè)副本。光刻掩模用于定義要蝕刻或以其他方式處理的晶片區(qū)域(和/或其上的層)。
[0042]上述方法用于集成電路芯片制造。
[0043]制造者可以以原始晶片形式(B卩，作為具有多個(gè)未封裝芯片的單晶片)、作為裸芯片或以封裝的形式分發(fā)所得到的集成電路芯片。在后者的情況中，以單芯片封裝(例如，弓丨線固定到母板的塑料載體或其他更高級(jí)別的載體)或多芯片封裝(例如，具有一個(gè)或兩個(gè)表面互連或掩埋互連的陶瓷載體)來安裝芯片。在任何情況下，所述芯片然后都作為(a)中間產(chǎn)品(如母板)或(b)最終產(chǎn)品的一部分與其他芯片、分離電路元件和/或其他信號(hào)處理裝置集成。最終產(chǎn)品可以是任何包括集成電路芯片的產(chǎn)品，范圍從玩具和其他低端應(yīng)用到具有顯示器、鍵盤或其他輸入設(shè)備及中央處理器的高級(jí)計(jì)算機(jī)產(chǎn)品(例如但不限于信息處理系統(tǒng))。
[0044]按照要求，在本文中公開了本發(fā)明的具體實(shí)施例；然而，應(yīng)當(dāng)理解，所公開的實(shí)施例僅僅是本發(fā)明的示例，而本發(fā)明可以體現(xiàn)為各種形式。因此，本文中公開的具體的結(jié)構(gòu)性和功能性細(xì)節(jié)不應(yīng)當(dāng)被解釋為限制性的，而是僅僅應(yīng)當(dāng)解釋為權(quán)利要求的基礎(chǔ)并且解釋為教導(dǎo)本領(lǐng)域技術(shù)人員在實(shí)際上任何適當(dāng)?shù)木唧w結(jié)構(gòu)中以各種方式采用本發(fā)明的代表性基礎(chǔ)。此外，本文中使用的術(shù)語和短語并不旨在限制；而是更確切地，是為了提供對(duì)本發(fā)明的可理解的描述。
[0045]本文中使用的詞語“一”或“一個(gè)”被定義為一個(gè)或多于一個(gè)。本文中使用的詞語“多個(gè)”被定義為兩個(gè)或多于兩個(gè)。除非另外明確聲明，否則復(fù)數(shù)和單數(shù)詞語是相同的。本文中使用的詞語“另一個(gè)”被定義為至少又一個(gè)或更多。本問中使用的詞語“包括”和/或“具有”被定義為包括(即，開放式語言)。本文中使用的術(shù)語“耦合”被定義為連接，但不一定是直接地連接，并且不一定是機(jī)械地連接。本文中使用的術(shù)語“程序”、“軟件應(yīng)用程序”等被定義為被設(shè)計(jì)用于在計(jì)算機(jī)系統(tǒng)上執(zhí)行的指令序列。程序、計(jì)算機(jī)程序或軟件應(yīng)用程序可以包括子例程、函數(shù)、過程、對(duì)象方法、對(duì)象實(shí)現(xiàn)、可執(zhí)行應(yīng)用、小應(yīng)用程序(applet)、小服務(wù)程序(servlet)、源代碼、目標(biāo)代碼、共享庫/動(dòng)態(tài)加載庫和/或被設(shè)計(jì)用于在計(jì)算機(jī)系統(tǒng)上執(zhí)行的其它指令序列。
[0046]盡管已經(jīng)公開了本發(fā)明的具體實(shí)施例，但是本領(lǐng)域普通技術(shù)人員將理解，可以在不脫離本發(fā)明的精神和范圍的情況下對(duì)這些具體實(shí)施例進(jìn)行變化。因此，本發(fā)明的范圍并不限于具體實(shí)施例，并且旨在所附權(quán)利要求涵蓋本發(fā)明范圍內(nèi)的任何以及全部這些應(yīng)用、修改和實(shí)施例。
【權(quán)利要求】
1.一種制造非平面半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括: 在半導(dǎo)體襯底的表面上形成至少一個(gè)半導(dǎo)電鰭，其中柵極疊層位于所述至少一個(gè)半導(dǎo)電鰭的一部分上；在所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁上外延生長(zhǎng)半導(dǎo)體材料；在外延生長(zhǎng)所述半導(dǎo)體材料之后，在所述至少一個(gè)半導(dǎo)電鰭中形成源極區(qū)和漏極區(qū)；在形成所述源極區(qū)和漏極區(qū)之后，去除所述外延生長(zhǎng)的半導(dǎo)體材料；以及在去除了所述外延生長(zhǎng)的半導(dǎo)體材料之后，在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的所述多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上形成應(yīng)力襯里，其中所述應(yīng)力襯里向所述至少一個(gè)半導(dǎo)電鰭的溝道、所述源極區(qū)和所述漏極區(qū)賦予應(yīng)力，其中所述溝道位于所述柵極疊層下方。
2.根據(jù)權(quán)利要求1所述的方法，其中，形成所述應(yīng)力襯里包括:在所述至少一個(gè)半導(dǎo)電鰭的頂面上形成所述應(yīng)力襯里。
3.根據(jù)權(quán)利要求1所述的方法，其中，所述至少一個(gè)半導(dǎo)電鰭包括形成在所述至少一個(gè)半導(dǎo)電鰭的頂面上的絕緣層，并且其中所述應(yīng)力襯里進(jìn)一步形成在所述絕緣層上。
4.根據(jù)權(quán)利要求1所述的方法，其中，所述外延生長(zhǎng)的半導(dǎo)體材料包括硅鍺。
5.根據(jù)權(quán)利要求1所述的方法，其中，所述應(yīng)力襯里包括氮化硅。
6.根據(jù)權(quán)利要求1所述的方法，其中，所述應(yīng)力襯里是張應(yīng)力襯里。
7.根據(jù)權(quán)利要求1所 述的方法，其中，所述應(yīng)力襯里是壓應(yīng)力襯里。
8.一種非平面半導(dǎo)體結(jié)構(gòu)，包括: 襯底； 至少一個(gè)半導(dǎo)電鰭，其形成在所述襯底的表面上； 柵極疊層，其形成在所述至少一個(gè)半導(dǎo)電鰭的一部分上；以及應(yīng)力襯里，其形成在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上，其中所述應(yīng)力襯里至少向所述至少一個(gè)半導(dǎo)電鰭的溝道區(qū)、源極區(qū)和漏極區(qū)賦予應(yīng)力，其中所述溝道區(qū)位于所述柵極疊層下方的至少一個(gè)半導(dǎo)電鰭中。
9.根據(jù)權(quán)利要求8所述的非平面半導(dǎo)體結(jié)構(gòu)，其中，所述應(yīng)力襯里形成在所述至少一個(gè)半導(dǎo)電鰭的頂面上。
10.根據(jù)權(quán)利要求8所述的非平面半導(dǎo)體結(jié)構(gòu)，其中，所述至少一個(gè)半導(dǎo)電鰭包括形成在所述至少一個(gè)半導(dǎo)電鰭的頂面上的絕緣層，并且其中所述應(yīng)力襯里進(jìn)一步形成在所述絕緣層上。
11.根據(jù)權(quán)利要求8所述的非平面半導(dǎo)體結(jié)構(gòu)，其中，所述應(yīng)力襯里包括氮化硅。
12.根據(jù)權(quán)利要求8所述的非平面半導(dǎo)體結(jié)構(gòu)，其中，所述應(yīng)力襯里是張應(yīng)力襯里。
13.根據(jù)權(quán)利要求8所述的非平面半導(dǎo)體結(jié)構(gòu)，其中，所述應(yīng)力襯里是壓應(yīng)力襯里。
14.一種集成電路,包括: 至少一個(gè)晶體管，其中所述至少一個(gè)晶體管包括: 襯底； 至少一個(gè)半導(dǎo)電鰭，其形成在所述襯底的表面上； 柵極疊層，其形成在所述至少一個(gè)半導(dǎo)電鰭的一部分上；以及 應(yīng)力襯里，其形成在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上，其中所述應(yīng)力襯里至少向所述至少一個(gè)半導(dǎo)電鰭的溝道區(qū)、源極區(qū)和漏極區(qū)賦予應(yīng)力，其中所述溝道區(qū)位于所述柵極疊層下方的至少一個(gè)半導(dǎo)電鰭中。
15.根據(jù)權(quán)利要求14所述的集成電路，其中，所述應(yīng)力襯里形成在所述至少一個(gè)半導(dǎo)電鰭的頂面上。
16.根據(jù)權(quán)利要求14所述的集成電路，其中，所述至少一個(gè)半導(dǎo)電鰭包括形成在所述至少一個(gè)半導(dǎo)電鰭的頂面上的絕緣層，并且其中所述應(yīng)力襯里進(jìn)一步形成在所述絕緣層上。
17.根據(jù)權(quán)利要求14所述的集成電路，其中，所述應(yīng)力襯里包括氮化硅。
18.根據(jù)權(quán)利要求14所述的集成電路，其中，所述應(yīng)力襯里是張應(yīng)力襯里。
19.根據(jù)權(quán)利要求14所述的集成電路，其中，所述應(yīng)力襯里是壓應(yīng)力襯里。
20.一種制造非平面半導(dǎo)體結(jié)構(gòu)的方法，所述方法包括: 在半導(dǎo)體襯底的表面上形成至少一個(gè)半導(dǎo)電鰭，其中柵極疊層位于所述至少一個(gè)半導(dǎo)電鰭的一部分上； 對(duì)所述至少一個(gè)半導(dǎo)電鰭的至少一部分進(jìn)行等離子體摻雜，所述等離子體摻雜在所述至少一個(gè)半導(dǎo)電鰭中形成源極區(qū)和漏極區(qū)；以及 在所述等離子體摻雜之后，在所述柵極疊層和所述至少一個(gè)半導(dǎo)電鰭的多個(gè)側(cè)壁中的至少每一個(gè)側(cè)壁之上形成應(yīng)力襯里，其中所述應(yīng)力襯里向所述至少一個(gè)半導(dǎo)電鰭的溝道、所述源極區(qū)和所述漏極區(qū)賦予應(yīng)力，其中所述溝道位于所述柵極疊層下方。
21.根據(jù)權(quán)利要求20所述的方法，其中，形成所述應(yīng)力襯里包括: 在所述至少一個(gè)半導(dǎo)電鰭的頂面上形成所述應(yīng)力襯里。
22.根據(jù)權(quán)利要求20所述的方法，其中，所述至少一個(gè)半導(dǎo)電鰭包括形成在所述至少一個(gè)半導(dǎo)電鰭的頂面上的絕緣層，并且其中所述應(yīng)力襯里進(jìn)一步形成在所述絕緣層上。
23.根據(jù)權(quán)利要求20所述的方法，其中，所述應(yīng)力襯里是張應(yīng)力襯里。
24.根據(jù)權(quán)利要求20所述的方法，其中，所述應(yīng)力襯里是壓應(yīng)力襯里。
【文檔編號(hào)】H01L29/78GK104051272SQ201410095311
【公開日】2014年9月17日 申請(qǐng)日期:2014年3月14日 優(yōu)先權(quán)日:2013年3月15日
【發(fā)明者】程慷果, B·S·哈蘭, S·波諾斯, T·E·斯坦德爾特, 山下典洪 申請(qǐng)人:國際商業(yè)機(jī)器公司