半導(dǎo)體裝置制造方法
【專利摘要】一種半導(dǎo)體裝置，具備第一導(dǎo)電型的半導(dǎo)體基板。第一導(dǎo)電型的第一半導(dǎo)體層設(shè)置于半導(dǎo)體基板的第一面上。第一導(dǎo)電型的第二半導(dǎo)體層設(shè)置于第一半導(dǎo)體層上。多個柵電極的一端位于第二半導(dǎo)體層，另一端位于第一半導(dǎo)體層，多個柵電極在第一方向上延伸。柵極絕緣膜設(shè)置于第一半導(dǎo)體層與柵電極之間。第一絕緣膜設(shè)置于第二半導(dǎo)體層與柵電極之間，比柵極絕緣膜厚。第一電極在互相鄰接的柵電極間設(shè)置于比另一端淺的位置，與第一半導(dǎo)體層、第二半導(dǎo)體層以及第一絕緣膜相接。第二電極設(shè)置于半導(dǎo)體基板的與第一半導(dǎo)體層相反的一側(cè)。
【專利說明】半導(dǎo)體裝置
[0001]相關(guān)申請
[0002]本申請享受以日本專利申請2013 — 188480號(申請日:2013年9月11日)為基礎(chǔ)申請的優(yōu)先權(quán)。本申請通過參考該基礎(chǔ)申請而包含基礎(chǔ)申請的全部內(nèi)容。

【技術(shù)領(lǐng)域】
[0003]本發(fā)明的實施方式涉及半導(dǎo)體裝置。

【背景技術(shù)】
[0004]由于近年來的高效、節(jié)能的技術(shù)需求，要求MOSFET (Metal-Oxide SemiconductorField Effect Transistor)越來越小型化、低導(dǎo)通電阻化及高耐壓化。為了滿足這些需求中的低電阻化需求，廣泛使用溝道密度高的溝槽型M0SFET。通常，在(常關(guān)型)溝槽型MOSFET中，基底層使用與源極層或漂移層(漏極層)相反導(dǎo)電型的半導(dǎo)體。通過對這種常關(guān)型溝槽型MOSFET施加?xùn)艠O電壓，使基底層的與柵電極對置的部位為反型狀態(tài)，形成高濃度載流子區(qū)域(溝道層)。由此，實現(xiàn)低電阻元件。
[0005]另一方面，作為進(jìn)一步的低電阻元件，有增強(qiáng)型(日語:蓄積? 一 K) FET0增強(qiáng)型FET不具備上述的相反導(dǎo)電型的基底層，由低濃度的同一導(dǎo)電型半導(dǎo)體層形成基底層。即使柵極電壓為O，增強(qiáng)型FET也能夠通過基底層的耗盡化實現(xiàn)關(guān)斷狀態(tài)(常關(guān)型MOSFET的情況下)。另一方面，在導(dǎo)通狀態(tài)下，通過施加?xùn)艠O電壓，該基底層中以增強(qiáng)型感應(yīng)載流子，獲得低電阻元件。一般而言，MOSFET中形成反型層并形成導(dǎo)電溝道的情況下，溝道內(nèi)的載流子被封閉在基底層表面的極狹窄的區(qū)域。該區(qū)域成為與柵極氧化膜的界面，因此溝道載流子受到由在柵極氧化膜中或界面處存在的電荷引起的散射、以及由界面的不均勻性(界面粗糙)引起的散射。因此，溝道載流子遷移率比體遷移率(bulk mobility，日語:…^移動度)低是眾所周知的。然而，在增強(qiáng)型FET中，溝道載流子在基底層(低濃度漂移層)內(nèi)的比較寬的區(qū)域中擴(kuò)展而存在，因此不易受到界面的遷移率降低的影響。為此，增強(qiáng)型FET能夠獲得高遷移率的溝道層，其結(jié)果是，成為低電阻元件。此外，在增強(qiáng)型FET中，基底層的雜質(zhì)濃度比通常的MOSFET的基底層中使用的雜質(zhì)濃度低。為此，對于增強(qiáng)型FET而言，雜質(zhì)散射的影響也變小，成為低電阻元件。
[0006]然而，上述增強(qiáng)型FET在耐壓方面存在問題。在為N型增強(qiáng)型FET的情況下，通常，在溝槽底部由于碰撞電離(impact 1nizat1n)而產(chǎn)生的空穴被向源電極排出，但在上述增強(qiáng)型FET中，沒有所謂的載流子排出用電極(P型觸點)，因此為了將所產(chǎn)生的大量的空穴排出而使基底一源極間電位稍微減少。此時，電子從源電極向基底方向大量流入。
[0007]由此，源極一漏極間的電流增加，成為與雙極型動作類似的電流電壓特性。其結(jié)果是，變得難以確保高耐壓。這樣，以往的增強(qiáng)型FET中，存在難以獲得低電阻并且高耐壓的元件的問題。


【發(fā)明內(nèi)容】

[0008]本發(fā)明的實施方式提供耐壓高的MISFET。
[0009]本實施方式的半導(dǎo)體裝置具備第一導(dǎo)電型的半導(dǎo)體基板。第一導(dǎo)電型的第一半導(dǎo)體層設(shè)置于半導(dǎo)體基板的第一面上。第一導(dǎo)電型的第二半導(dǎo)體層設(shè)置于第一半導(dǎo)體層上。多個柵電極的一端位于第二半導(dǎo)體層，另一端位于第一半導(dǎo)體層，多個柵電極在第一方向上延伸。柵極絕緣膜設(shè)置于第一半導(dǎo)體層與柵電極之間。第一絕緣膜設(shè)置于第二半導(dǎo)體層與柵電極之間，比柵極絕緣膜厚。第一電極在互相鄰接的柵電極間設(shè)置于比另一端淺的位置，與第一半導(dǎo)體層、第二半導(dǎo)體層以及第一絕緣膜相接。第二電極設(shè)置于半導(dǎo)體基板的與第一半導(dǎo)體層相反的一側(cè)。

【專利附圖】

【附圖說明】
[0010]圖1是表示第一實施方式的溝槽型MISFET100的結(jié)構(gòu)的一例的立體圖。
[0011]圖2是沿著圖1的2 — 2線的剖視圖。
[0012]圖3是表示源電極80與源極層30之間的歐姆連接的能帶圖。
[0013]圖4是表示源電極80與漂移層20之間的肖特基連接的能帶圖。
[0014]圖5是表示第一實施方式的晶體管100的制造方法的一例的圖。
[0015]圖6是表示接著圖5的晶體管100的制造方法的圖。
[0016]圖7是表示接著圖6的晶體管100的制造方法的圖。
[0017]圖8是表示接著圖7的晶體管100的制造方法的圖。
[0018]圖9是表示接著圖8的晶體管100的制造方法的圖。
[0019]圖10是表示第二實施方式的溝槽型MISFET200的結(jié)構(gòu)的一例的立體圖。
[0020]圖11是沿著圖10的11 - 11線的剖視圖。
[0021]圖12是表示源電極80與載流子排出擴(kuò)散層95之間的歐姆連接的能帶圖。

【具體實施方式】
[0022]以下，參照附圖對本發(fā)明的實施方式進(jìn)行說明。此外，本發(fā)明并不限定于實施方式。
[0023]在以下的實施方式中，半導(dǎo)體基板的上下方向為了方便而表示相對方向，存在與符合重力加速度的上下方向不同的情況。
[0024](第一實施方式)
[0025]圖1是表示第一實施方式的溝槽型MISFET100 (以下，也簡稱為晶體管100)的結(jié)構(gòu)的一例的立體圖。圖2是沿著圖1的2 — 2線的剖視圖。
[0026]晶體管100具備:n+型的半導(dǎo)體基板10、η —型的作為第一半導(dǎo)體層的漂移層20、η+型的作為第二半導(dǎo)體層的源極層30、柵極絕緣膜50、作為第一絕緣膜的側(cè)壁絕緣膜55、柵電極60、源電極80以及漏電極90。
[0027]半導(dǎo)體基板10例如是硅基板，包含比較高濃度的η型雜質(zhì)。
[0028]在半導(dǎo)體基板10之上，設(shè)置有η—漂移層20。η—漂移層20例如使用外延生長的硅結(jié)晶而形成。η—漂移層20具有比半導(dǎo)體基板10以及第二半導(dǎo)體層30的雜質(zhì)濃度低的η型雜質(zhì)濃度。
[0029]在η—漂移層20的與半導(dǎo)體基板10相反的一側(cè)，設(shè)置有η +源極層30。η+源極層30例如使用外延生長的硅結(jié)晶而形成。n+源極層30與半導(dǎo)體基板10同樣地包含比較高濃度的η型雜質(zhì)。
[0030]第一溝槽40設(shè)置為在方向Dl上延伸，并設(shè)置為從源極層30的表面起到達(dá)漂移層20的中途的深度。多個第一溝槽40在相對于Dl方向大致正交的第二方向D2上排列。沿著各第一溝槽40的內(nèi)側(cè)設(shè)置有柵極絕緣膜50。
[0031]多個柵電極60隔著柵極絕緣膜50分別設(shè)置于多個第一溝槽40內(nèi)。因此，柵電極60沿著第一溝槽40在Dl方向上延伸。柵電極60例如使用摻雜的多晶娃而形成。柵電極60以及第一溝槽40形成到漂移層20的某種程度深的位置為止。另一方面，柵電極60以及第一溝槽40未達(dá)到半導(dǎo)體基板10。在D2方向上互相鄰接的多個柵電極60也可以在未圖示的區(qū)域中互相連接。由此，多個柵電極60能夠同時進(jìn)行開啟/截止控制。
[0032]在互相鄰接的兩個第一溝槽40間，設(shè)置有第二溝槽70。第二溝槽70設(shè)置為從源極層30的表面起到達(dá)漂移層20的深度。第二溝槽70為了埋入源電極80而形成，并比第一溝槽40淺。
[0033]沿著第二溝槽70的柵電極60側(cè)的內(nèi)側(cè)，設(shè)置有側(cè)壁絕緣膜55。側(cè)壁絕緣膜55形成得比柵極絕緣膜50厚。側(cè)壁絕緣膜55的一部分可以是柵極絕緣膜50。例如，如圖2所示，側(cè)壁絕緣膜55可以包括與柵極絕緣膜50同時形成的作為第一部分絕緣膜的絕緣膜55a、及附加地形成于絕緣膜55a的側(cè)面的作為第二部分絕緣膜的絕緣膜55b。由此，側(cè)壁絕緣膜55的寬度W55形成得比柵極絕緣膜50的寬度W50厚絕緣膜55b的量。并且，絕緣膜55a與柵極絕緣膜50為同一材料，但絕緣膜55b與柵極絕緣膜50分別形成。因此，絕緣膜55b可以使用介電常數(shù)比絕緣膜55a低的低電介體膜(所謂的，Low 一 k膜)而形成。
[0034]源電極80設(shè)置于源極層30以及蓋(cap)絕緣膜57上，并且埋入到第二溝槽70內(nèi)。源電極80隔著側(cè)壁絕緣膜55設(shè)置于第二溝槽70內(nèi)。源電極80例如使用Pt、W、Mo、Au、Al等金屬形成。這些金屬能夠與η型雜質(zhì)濃度高的η +源極層30歐姆連接，并且能夠與η型雜質(zhì)濃度低的η—漂移層20肖特基連接。
[0035]此外，第二溝槽70設(shè)置于在D2方向上排列的鄰接的第一溝槽40間的一部分。因此，多個第二溝槽70在D2方向上排列。
[0036]伴隨于此，多個側(cè)壁絕緣膜55設(shè)置于多個第二溝槽70的各個柵電極60側(cè)的側(cè)部。多個源電極80分別隔著多個側(cè)壁絕緣膜55而充填于多個第二溝槽70內(nèi)。
[0037]漏電極90設(shè)置于半導(dǎo)體基板10的與漂移層20相反的一側(cè)。
[0038]在此，源電極80與源極層30歐姆連接，并且與漂移層20肖特基連接。圖3是表示源電極80與源極層30之間的歐姆連接的能帶圖，圖4是表示源電極80與漂移層20之間的肖特基連接的能帶圖。圖3、圖4的Ec、Εν、EF分別表示導(dǎo)帶下端的能量、價帶上端的能量、費(fèi)米能級。根據(jù)圖3可知，電子電流通過源極層30與源電極80的歐姆的接觸而與元件外部形成導(dǎo)通路徑。另一方面，對電子的肖特基接觸相對于空穴是歐姆接觸，所以根據(jù)圖4可知，空穴電流在漂移層20與源電極80之間，通過肖特基接觸(相對于空穴為歐姆接觸)而形成導(dǎo)通路徑。
[0039]在此，在考慮對晶體管100的源極一漏極間施加了耐壓以下的電壓的情況下，在漂移層20內(nèi)雖然微弱但也會發(fā)生雪崩擊穿，產(chǎn)生電子空穴對。通過使用本實施方式的構(gòu)造，能夠容易地使產(chǎn)生的空穴從源電極80排出，不會招致耐壓降低。另一方面，電子與通常的動作同樣，向漏電極90方向流動，不會成為問題。
[0040]源電極80為了與漂移層20肖特基連接，源電極80需要以貫通源極層30并達(dá)到漂移層20的方式埋入。在此情況下，源電極80與柵電極60的距離接近，因此柵極一源極間電容Cgs增大。電容Cgs增大時，柵電極60的充電花費(fèi)較長時間。這導(dǎo)致晶體管100的開關(guān)速度的降低。
[0041]因此，在本實施方式中，使側(cè)壁絕緣膜55形成得比柵極絕緣膜50厚。通過使側(cè)壁絕緣膜55形成得較厚，側(cè)壁絕緣膜55使源電極80從柵電極60較大地遠(yuǎn)離。由此，能夠降低柵極一源極間電容Cgs，其結(jié)果是，能夠抑制晶體管100的開關(guān)速度的降低。
[0042]進(jìn)而，絕緣膜55a與柵極絕緣膜50是同一材料，但絕緣膜55b與柵極絕緣膜50單獨形成。因此，絕緣膜55b可以使用低電介體膜(所謂的Low — k膜)形成。絕緣膜55b也可以是多孔Low — k膜。由此,能夠進(jìn)一步減小柵極一源極間電容Cgs。
[0043]如以上所述，本實施方式中，源電極80與源極層30歐姆連接，但與漂移層20肖特基連接。由此，源電極80作為載流子排出用的溝槽電極發(fā)揮作用。由此，能夠容易地將在漂移層20內(nèi)產(chǎn)生的空穴從漂移層20向源電極80排出，能夠提高耐壓。
[0044]進(jìn)而，通過將側(cè)壁絕緣膜55形成得較厚，由此使柵電極60與源電極80之間的絕緣膜的厚度比柵電極60與漂移層20或與源極層30之間的絕緣膜的厚度厚。由此，即使為了使漂移層20與源電極80肖特基連接而將源電極80埋入到第二溝槽70內(nèi)，也能夠抑制柵極一源極間電容Cgs的上升。其結(jié)果是，能夠抑制晶體管100的開關(guān)速度的降低。此外，通過在側(cè)壁絕緣膜55的一部分(絕緣膜55b)使用Low - k膜，能夠進(jìn)一步抑制電容Cgs的上升。此外，晶體管100作為對較大的電流進(jìn)行開關(guān)的功率FET發(fā)揮作用。在功率FET中，開關(guān)速度與低導(dǎo)通電阻以及高耐壓都為重要的特性。
[0045]在以上的實施方式中，對η型的溝槽型FET進(jìn)行了說明，但關(guān)于P型的溝槽FET，也能夠同樣地應(yīng)用上述實施方式。在為P型溝槽FET的情況下，源電極80通過例如使用Sn、IruTi等形成，能夠與P型漂移層20肖特基連接。此外，在為P型溝槽FET的情況下，在上述說明中，在產(chǎn)生的電子空穴對中，主要對空穴進(jìn)行了論述，但也可以代替該空穴，對電子進(jìn)行論述。
[0046]圖5(A)?圖9是表示第一實施方式的晶體管100的制造方法的一例的圖。此外，圖5 (A)?圖6 (B)、圖8 (Α)、圖8 (B)是剖視圖，圖7、圖9是立體圖。
[0047]首先，如圖5 (A)所示，在半導(dǎo)體基板10上使漂移層20以及源極層30外延生長。半導(dǎo)體基板10例如是具有約2 X 119CnT3的濃度的砷的硅基板。半導(dǎo)體基板10的厚度例如是約150微米。漂移層20包含約IX 1014cm — 3?IX 1016cm — 3的濃度的磷，其厚度例如是約2微米。源極層30例如包含約2Χ 1019cm — 3的濃度的磷，其厚度例如是約0.5微米。
[0048]接下來，使用光刻技術(shù)以及RIE (Reactive 1n Etching,反應(yīng)離子刻蝕)法,如圖5 (B)所示，形成第一溝槽40。第一溝槽40的深度例如是約I?2微米，第一溝槽40的D2方向的開口寬度W40例如是約0.5?I微米。
[0049]接下來，使用熱氧化法，在第一溝槽40的內(nèi)側(cè)形成柵極絕緣膜50。
[0050]在此情況下，柵極絕緣膜50是硅氧化膜。柵極絕緣膜50的厚度例如是約50?70納米。此時，在第一溝槽40的內(nèi)側(cè)的源極層30的部分上，形成有作為側(cè)壁絕緣膜55的一部分的絕緣膜55a。
[0051]此外，柵極絕緣膜50 (以及絕緣膜55a)可以使用硅氮化膜或其他的高電介體絕緣膜而形成。接下來，將柵電極60的材料沉積在第一溝槽40內(nèi)。柵電極60的材料例如是P +型的摻雜的多晶娃。接下來，使用CMP (Chemical Mechanical Polishing,化學(xué)機(jī)械拋光)法或⑶E (Chemical Dry Etching,化學(xué)干法刻蝕)法對柵電極60的材料進(jìn)行回蝕。由此，如圖6 (A)所不，柵電極60形成于第一溝槽40各自的內(nèi)部。
[0052]接下來，使用CVD (Chemical Vapor Deposit1n,化學(xué)汽相淀積)法,沉積蓋絕緣膜57。進(jìn)而，使用CMP法或CDE法，蝕刻蓋絕緣膜57以及柵極絕緣膜50，直到源極層30的上表面露出為止。由此，獲得圖6 (B)所示的構(gòu)造。
[0053]接下來，使用光刻技術(shù)以及RIE法，如圖7所示，形成第二溝槽70。第二溝槽70的形成時，光致抗蝕劑(未圖不)具有在與第一溝槽40交叉的方向(D2方向)上延伸的槽。使用該光致抗蝕劑作為掩模，通過RIE法選擇性地對源極層30以及漂移層20的一部分進(jìn)行蝕刻。由此，如圖7所示，形成在D2方向上排列的多個第二溝槽70。第二溝槽70的深度是達(dá)到漂移層20的程度，只要是一定程度上比源極層30的厚度大即可。
[0054]以后的剖視圖是沿著圖7的2 — 2線的剖視圖。
[0055]接下來，使用CVD法，如圖8 (A)所示，對側(cè)壁絕緣膜55的一部分的絕緣膜55b的材料進(jìn)行沉積。絕緣膜55b的材料例如是硅氧化膜，其厚度是約100納米。此外，如上所述，側(cè)壁絕緣膜55中的絕緣膜55a與柵極絕緣膜50的形成同時形成。因此，絕緣膜55a與柵極絕緣膜50是同一材料。另一方面，絕緣膜55b與柵極絕緣膜50獨立地形成。因此，絕緣膜55b可以是低電介體膜(所謂的Low — k膜)。
[0056]接下來，使用RIE法，各向異性地對絕緣膜55b的材料進(jìn)行蝕刻，直到源極層30的上表面露出為止。由此，源極層30上的絕緣膜55b的材料以及第二溝槽70的底面的絕緣膜55b的材料被除去。另一方面，如圖8 (B)以及圖9所示，在第二溝槽70的內(nèi)側(cè)殘留絕緣膜55b。圖9是該階段的構(gòu)造的立體圖。通過參照圖8 (B)以及圖9，能夠容易地理解側(cè)壁絕緣膜55形成得比柵極絕緣膜50厚。
[0057]之后，在第二溝槽70內(nèi)以及源極層30上沉積源電極80。源電極80例如使用鈦或鎢等金屬形成。進(jìn)而，在半導(dǎo)體基板10的與漂移層20相反的一側(cè)形成漏電極90。由此，圖1以及圖2所示的晶體管100完成。
[0058](第二實施方式)
[0059]圖10是表示第二實施方式的溝槽型MISFET200 (以下，也簡稱為晶體管200)的結(jié)構(gòu)的一例的立體圖。圖11是沿著圖10的11 一 11線的剖視圖。晶體管200還具備P+型的載流子排出擴(kuò)散層95。晶體管200的其他的結(jié)構(gòu)可以與晶體管100的對應(yīng)的結(jié)構(gòu)相同。
[0060]ρ +型的載流子排出擴(kuò)散層95設(shè)置于源電極80與漂移層20之間。ρ +型載流子排出擴(kuò)散層95與源電極80進(jìn)行P型歐姆連接。即，源電極80不僅與源極層30歐姆連接，還與漂移層20歐姆連接。
[0061]圖12是表示源電極80與載流子排出擴(kuò)散層95之間的歐姆連接的能帶圖。圖12的Ec、Ev、EF分別表示導(dǎo)帶下端的能量、價帶上端的能量、費(fèi)米能級。根據(jù)圖12可知，空穴電流在載流子排出擴(kuò)散層95與源電極80之間通過歐姆接觸而形成導(dǎo)通路徑。
[0062]在此，在考慮對晶體管200的源極一漏極間施加耐壓以下的電壓的情況下，在漂移層20內(nèi)雖然微弱但也會發(fā)生雪崩擊穿，產(chǎn)生電子空穴對。通過使用本實施方式的構(gòu)造，能夠容易地將所產(chǎn)生的空穴從源電極80排出，不會招致耐壓降低。另一方面，電子與通常的動作同樣，向漏電極90方向流動，不會成為問題。
[0063]若在圖7所示的第二溝槽70的形成后，使用離子注入技術(shù)，將B或BF2作為P型雜質(zhì)導(dǎo)入到第二溝槽70的底部，則能夠形成載流子排出擴(kuò)散層95。晶體管200的制造方法的其他的工序可以與晶體管100的對應(yīng)的工序相同。由此，能夠制造晶體管200。
[0064]對本發(fā)明的幾個實施方式進(jìn)行了說明，但這些實施方式作為例子提示，意圖不在于限定發(fā)明的范圍。上述新的實施方式能夠以其他各種方式實施，在不脫離發(fā)明的要旨的范圍內(nèi)，能夠進(jìn)行各種省略、替換、變更。上述實施方式及其變形包含于發(fā)明的范圍、要旨，并且包含于權(quán)利要求書中記載的發(fā)明及其等價的范圍中。
【權(quán)利要求】
1.一種半導(dǎo)體裝置，具備: 第一導(dǎo)電型的半導(dǎo)體基板； 第一導(dǎo)電型的第一半導(dǎo)體層，設(shè)置于所述半導(dǎo)體基板上； 第一導(dǎo)電型的第二半導(dǎo)體層，設(shè)置于所述第一半導(dǎo)體層上； 多個柵電極，一端位于所述第二半導(dǎo)體層，另一端位于所述第一半導(dǎo)體層，在第一方向上延伸； 柵極絕緣膜，設(shè)置于所述第一半導(dǎo)體層與所述柵電極之間； 第一絕緣膜，設(shè)置于所述第二半導(dǎo)體層與所述柵電極之間，比所述柵極絕緣膜厚； 第一電極，在互相鄰接的所述柵電極間設(shè)置于比所述另一端淺的位置，與所述第一半導(dǎo)體層、所述第二半導(dǎo)體層以及所述第一絕緣膜相接；以及 第二電極，設(shè)置于所述半導(dǎo)體基板的與所述第一半導(dǎo)體層相反的一側(cè)。
2.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第一絕緣膜包括: 與所述柵極絕緣膜相同厚度的第一部分絕緣膜；以及 附加于該第一部分絕緣膜的第二部分絕緣膜。
3.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第一電極相對于所述第一半導(dǎo)體層進(jìn)行肖特基連接。
4.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 所述第一電極相對于所述第一半導(dǎo)體層進(jìn)行肖特基連接。
5.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述第一電極相對于所述第二半導(dǎo)體層進(jìn)行歐姆連接。
6.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 所述第一電極相對于所述第二半導(dǎo)體層進(jìn)行歐姆連接。
7.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于， 所述第一電極相對于所述第二半導(dǎo)體層進(jìn)行歐姆連接。
8.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 所述第一部分絕緣膜使用與所述柵極絕緣膜相同的材料形成， 所述第二部分絕緣膜使用介電常數(shù)比所述柵極絕緣膜低的材料形成。
9.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 還具備第二導(dǎo)電型的擴(kuò)散層，該第二導(dǎo)電型的擴(kuò)散層設(shè)置于所述第一電極與所述第一半導(dǎo)體層之間。
10.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 還具備第二導(dǎo)電型的擴(kuò)散層，該第二導(dǎo)電型的擴(kuò)散層設(shè)置于所述第一電極與所述第一半導(dǎo)體層之間。
11.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于， 還具備第二導(dǎo)電型的擴(kuò)散層，該第二導(dǎo)電型的擴(kuò)散層設(shè)置于所述第一電極與所述第一半導(dǎo)體層之間。
12.如權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于， 所述第二導(dǎo)電型的擴(kuò)散層與所述第一電極歐姆連接。
13.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 多個所述柵電極在與所述第一方向交叉的第二方向上排列， 多個所述第一絕緣膜設(shè)置于多個所述柵電極的側(cè)部， 多個所述第一電極分別隔著多個所述第一絕緣膜而設(shè)置于多個所述柵電極的側(cè)部。
14.如權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于， 多個所述柵電極在與所述第一方向交叉的第二方向上排列， 多個所述第一絕緣膜設(shè)置于多個所述柵電極的側(cè)部， 多個所述第一電極分別隔著多個所述第一絕緣膜而設(shè)置于多個所述柵電極的側(cè)部。
15.如權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于， 多個所述柵電極在與所述第一方向交叉的第二方向上排列， 多個所述第一絕緣膜設(shè)置于多個所述柵電極的側(cè)部， 多個所述第一電極分別隔著多個所述第一絕緣膜而設(shè)置于多個所述柵電極的側(cè)部。
16.如權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于， 所述柵電極與所述第一電極之間的絕緣膜的厚度，比所述柵電極與所述第一半導(dǎo)體層或所述柵電極與所述第二半導(dǎo)體層之間的絕緣膜的厚度厚。
17.一種半導(dǎo)體裝置，具備: 第一導(dǎo)電型的半導(dǎo)體基板； 第一導(dǎo)電型的第一半導(dǎo)體層，設(shè)置于所述半導(dǎo)體基板上； 第一導(dǎo)電型的第二半導(dǎo)體層，設(shè)置于所述第一半導(dǎo)體層上； 柵極絕緣膜，從所述第二半導(dǎo)體層的表面起到到達(dá)所述第一半導(dǎo)體層的深度為止而設(shè)置，并設(shè)置于在第一方向延伸的多個第一溝槽的內(nèi)側(cè)； 多個柵電極，隔著所述柵極絕緣膜分別設(shè)置于所述多個第一溝槽內(nèi)； 側(cè)壁絕緣膜，設(shè)置于互相鄰接的所述第一溝槽之間，并設(shè)置于從所述第二半導(dǎo)體層起到到達(dá)所述第一半導(dǎo)體層的深度為止而設(shè)置的第二溝槽的所述柵電極側(cè)的內(nèi)側(cè)，比所述柵極絕緣膜厚； 第一電極，隔著所述側(cè)壁絕緣膜設(shè)置于所述第二溝槽內(nèi)；以及 第二電極，設(shè)置于所述半導(dǎo)體基板的與所述第一半導(dǎo)體層相反的一側(cè)。
18.如權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于， 所述側(cè)壁絕緣膜包括: 與所述柵極絕緣膜相同厚度的第一部分絕緣膜；以及 附加于該第一部分絕緣膜的第二部分絕緣膜。
19.如權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于， 所述第一電極相對于所述第一半導(dǎo)體層進(jìn)行肖特基連接。
20.如權(quán)利要求17所述的半導(dǎo)體裝置，其特征在于， 所述第一電極相對于所述第二半導(dǎo)體層進(jìn)行歐姆連接。
【文檔編號】H01L29/78GK104425609SQ201410061091
【公開日】2015年3月18日 申請日期:2014年2月24日 優(yōu)先權(quán)日:2013年9月11日
【發(fā)明者】野津哲郎 申請人:株式會社東芝