具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器的制造方法
【專利摘要】本發(fā)明公開一種具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其包括：一基板結(jié)構(gòu)；一第一p型晶體管，包括一選擇柵極連接至一選擇柵極電壓，一第一p型源/漏區(qū)域連接至一源極線電壓以及一第二p型源/漏區(qū)域；一第二p型晶體管，包括該第二p型源/漏區(qū)域，一第三p型源/漏區(qū)域連接至一位線電壓，以及一浮動(dòng)?xùn)艠O，其中該第一p型源/漏區(qū)域、該第二p型源/漏區(qū)域、與該第三p型源/漏區(qū)域形成于一N型阱區(qū)內(nèi)；以及一抹除柵區(qū)域，相鄰于該浮動(dòng)?xùn)艠O，且該抹除柵區(qū)域包括一P型阱區(qū)以及一n型源/漏區(qū)域，該n型源/漏區(qū)域連接至一抹除線電壓；其中，該P(yáng)型阱區(qū)與該N型阱區(qū)形成于該基板結(jié)構(gòu)內(nèi)。
【專利說明】具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明是有關(guān)于一種非揮發(fā)性存儲(chǔ)器（nonvolatile memory)，且特別是有關(guān)于一 種具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器。

【背景技術(shù)】
[0002] 請(qǐng)參照?qǐng)D1，其所繪示為現(xiàn)有具可編程(可程式）的雙多晶硅層非揮發(fā)性存儲(chǔ)器 (programmable dual-poly nonvolatile memory)示意圖。此具可編程的雙多晶娃層的非 揮發(fā)性存儲(chǔ)器又稱為浮動(dòng)?xùn)艠O晶體管（floating-gate transistor)。此非揮發(fā)性存儲(chǔ)器包 括堆疊且不相接觸的二個(gè)柵極，上方為控制柵極（control gate) 12連接至控制線（C)、下 方為浮動(dòng)?xùn)艠O（floating gate)14。而在p型基板（P-substrate)中包括一 η型源極摻雜 區(qū)域（n type source doped region)連接至源極線（S)以及一 η型漏極摻雜區(qū)域（n type drain doped region)連接至漏極線（D)。
[0003] 舉例來說，在編程狀態(tài)（programmed state)時(shí)，漏極線（D)提供一高電壓（例如 +16V)、源極線（S)提供一接地電壓（Ground)、控制線（C)提供一控制電壓（例如+25V)。 因此，當(dāng)電子由源極線（S)經(jīng)過η溝道（n-channel)至漏極線（D)的過程，熱載流子（hot carrier),例如熱電子（hot electron),會(huì)被控制柵極12上的控制電壓所吸引并且注入 (inject)浮動(dòng)?xùn)艠O14中。此時(shí)，浮動(dòng)?xùn)艠O14累積許多載流子（carrier)，因此可視為第一 存儲(chǔ)狀態(tài)（例如"0"）。
[0004] 在未編程狀態(tài)（not-programmed state)時(shí)，浮動(dòng)?xùn)艠O14中沒有任何載流子 (carrier)，因此可視為第二存儲(chǔ)狀態(tài)（例如" 1"）。
[0005] 換句話說，于第一存儲(chǔ)狀態(tài)以及第二存儲(chǔ)狀態(tài)將造成浮動(dòng)?xùn)艠O晶體管的漏極電流 (id)與柵極源電壓（Vgs)的特性（id-Vgs characteristic)變化。因此,根據(jù)漏極電流（id) 與柵極源電壓（Vgs)的特性（id-Vgs characteristic)變化即可得知浮動(dòng)?xùn)艠O晶體管的存 儲(chǔ)狀態(tài)。
[0006] 然而，雙多晶硅層的非揮發(fā)性存儲(chǔ)器由于需要分開制作浮動(dòng)?xùn)艠O14以及控制柵 極12,因此需要較多的制作步驟才可完成，并且不相容于傳統(tǒng)標(biāo)準(zhǔn)CMOS晶體管的制作工 藝。
[0007] 美國專利US6678190揭露一種具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器。請(qǐng)參照 圖2A，其所繪示為現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器示意圖；圖2B所繪示為現(xiàn) 有具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器的上視圖；圖2C所繪示為現(xiàn)有具可編程的單 一多晶硅層非揮發(fā)性存儲(chǔ)器的電路圖。
[0008] 如圖2A至圖2C所示，現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器包括二個(gè) 串接（serially connected)的p型晶體管。第一 p型晶體管作為選擇晶體管（select transistor)，其選擇柵極（select gate) 24連接至一選擇柵極電壓（select gate voltage, VSG)，第一 p 型源 / 漏區(qū)域（p typesource/drain region) 21 連接至源極線電壓 (source line voltage, VSL)。再者，第二p型源/漏區(qū)域22可視為第一 p型晶體管的p 型漏極區(qū)域（p type drain region)與第二p型晶體管的p型源極區(qū)域（p type source region)相互連接。第二p型晶體管上方包括一浮動(dòng)?xùn)艠O26,其第三p型源/漏區(qū)域23連 接至位線電壓（bit line voltage，VBL)。再者，該二p型晶體管制作于一N型講區(qū)（N-well region，NW)其連接至一 N 型講區(qū)電壓（N-well voltage，VNW)。
[0009] 再者，經(jīng)由適當(dāng)?shù)乜刂七x擇柵極電壓（VSG)、源極線電壓（VSL)、位線電壓（VBL)、 以及N型阱區(qū)電壓（VNW)即可以使現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器進(jìn)入編程 狀態(tài)、或者讀取狀態(tài)。
[0010] 由于現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器中，2個(gè)p型晶體管各僅有一 個(gè)柵極24、26,因此可完全相容于標(biāo)準(zhǔn)CMOS晶體管的制作工藝。
[0011] 然而，圖1與圖2A-2C的非揮發(fā)性存儲(chǔ)器僅具備可編程的功能，其僅可利用電氣特 性將熱載流子注入于浮動(dòng)?xùn)艠O中，并無法利用電氣的特性來將浮動(dòng)?xùn)艠O中的存儲(chǔ)載流子移 除，僅可利用紫外光（ultravilote light)照射方式來清除于浮動(dòng)?xùn)艠O中的存儲(chǔ)載流子，進(jìn) 而達(dá)成數(shù)據(jù)抹除的功能。因此，這類非揮發(fā)性存儲(chǔ)器被稱為具一次程序的存儲(chǔ)器（one time programming memory,簡稱 OTP memory)。
[0012] 因此，如何改進(jìn)上述具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器，并且達(dá)成具可編 程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器，也就是達(dá)成具多次程序的存儲(chǔ)器（multi-times programming memory,簡稱MTP memory)即是本發(fā)明所欲達(dá)成的目的。


【發(fā)明內(nèi)容】

[0013] 本發(fā)明的目的在于提出一種具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器。針 對(duì)現(xiàn)有非揮發(fā)性存儲(chǔ)器進(jìn)行改進(jìn)達(dá)成具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器。
[0014] 為達(dá)上述目的，本發(fā)明提供一種具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器， 其包括：一基板結(jié)構(gòu)；一第一 P型晶體管，包括一選擇柵極連接至一選擇柵極電壓，一第一 P型源/漏區(qū)域連接至一源極線電壓以及一第二P型源/漏區(qū)域；一第二P型晶體管，包括 該第二P型源/漏區(qū)域，一第三P型源/漏區(qū)域連接至一位線電壓，以及一浮動(dòng)?xùn)艠O，其中 該第一 P型源/漏區(qū)域、該第二P型源/漏區(qū)域、與該第三P型源/漏區(qū)域形成于一 N型阱 區(qū)內(nèi)；以及一抹除柵區(qū)域，相鄰于該浮動(dòng)?xùn)艠O，且該抹除柵區(qū)域包括一 P型阱區(qū)以及一 η型 源/漏區(qū)域，該η型源/漏區(qū)域連接至一抹除線電壓；其中，該Ρ型阱區(qū)與該Ν型阱區(qū)形成 于該基板結(jié)構(gòu)內(nèi)。
[0015] 為了對(duì)本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實(shí)施例，并配合所 附圖式，作詳細(xì)說明如下：

【專利附圖】

【附圖說明】
[0016] 圖1所繪示為現(xiàn)有具可編程的雙多晶硅層非揮發(fā)性存儲(chǔ)器示意圖。
[0017] 圖2Α-圖2C所繪示為現(xiàn)有具可編程的單一多晶硅層非揮發(fā)性存儲(chǔ)器示意圖。
[0018] 圖3Α-圖3D所繪示為本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器的 第一實(shí)施例。
[0019] 圖4所示的基板結(jié)構(gòu)為一 Ρ型基板。
[0020] 圖5所示的基板結(jié)構(gòu)包括一 Ρ型基板與一深Ν型阱區(qū)（DNW)。
[0021] 圖6所示的基板結(jié)構(gòu)包括一第四p型區(qū)域（p4)、一 η型位障層（NBL)與一 P型基 板。
[0022] 圖7A-圖7C所繪示為本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器的 第二實(shí)施例。
[0023] 圖8所示的基板結(jié)構(gòu)包括一 P型基板與一深N型阱區(qū)（DNW)。
[0024] 圖9所示的基板結(jié)構(gòu)包括一第四p型區(qū)域（p4)、一 η型位障層（NBL)與一 P型基 板。
[0025] 圖10所繪示抹除狀態(tài)時(shí)的二種偏壓方法。
[0026] 符號(hào)說明
[0027] 12 :控制柵極
[0028] 14 :浮動(dòng)?xùn)艠O
[0029] 21:第一 ρ型源/漏區(qū)域
[0030] 22:第二ρ型源/漏區(qū)域
[0031] 23:第三ρ型源/漏區(qū)域
[0032] 24 :選擇柵極
[0033] 26 :浮動(dòng)?xùn)艠O
[0034] 31:第一 ρ型源/漏區(qū)域
[0035] 32:第二ρ型源/漏區(qū)域
[0036] 33:第三ρ型源/漏區(qū)域
[0037] 34 :選擇柵極
[0038] 35、95 :抹除柵區(qū)域
[0039] 36 :浮動(dòng)?xùn)艠O
[0040] 38:η型源/漏區(qū)域
[0041] 39:隔離結(jié)構(gòu)
[0042] 48 :ρ型摻雜區(qū)域
[0043] 92:η型源/漏區(qū)域
[0044] 94 :雙擴(kuò)散漏極摻雜區(qū)

【具體實(shí)施方式】
[0045] 請(qǐng)參照?qǐng)D3Α-圖3D，其所繪示為本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性 存儲(chǔ)器的第一實(shí)施例。其中，圖3Α為第一實(shí)施例的上視圖；圖3Β為第一實(shí)施例的第一方向 (ala2方向）剖面圖；圖3C為第一實(shí)施例的第二方向（blb2方向）剖面圖；以及，圖3D為 第一實(shí)施例的等效電路圖。
[0046] 由圖3A與圖3B可知，本發(fā)明第一實(shí)施例中包括二個(gè)串接的ρ型晶體管制作于一 N型阱區(qū)（NW)。在N型阱區(qū)NW中包括三個(gè)ρ型源/漏區(qū)域31、32、33，在三個(gè)？型源/漏區(qū) 域31、32、33之間的表面上方包括二個(gè)由多晶娃（polysilicon)所組成的柵極34、36。
[0047] 第一ρ型晶體管作為選擇晶體管，其選擇柵極34連接至一選擇柵極電壓（VSG)，第 一 P型源/漏區(qū)域31連接至源極線電壓（VSL)。再者，第二ρ型源/漏區(qū)域32可視為第 一 P型晶體管的P型漏極區(qū)域與第二P型晶體管的P型源極區(qū)域相互連接。第二P型晶體 管上方包括一浮動(dòng)?xùn)艠O36,其第三p型源/漏區(qū)域33連接至位線電壓（VBL)。而N型阱區(qū) (NW)連接至一 N型阱區(qū)電壓（VNW)。
[0048] -般來說，在形成三個(gè)p型源/漏區(qū)域31、32、33的離子注入制作工藝時(shí)，浮動(dòng)?xùn)?極36以及選擇柵極34可作為掩模層（mask)，因此在N型阱區(qū)（NW)上方的浮動(dòng)?xùn)艠O36以 及選擇柵極34屬于p型柵極。
[0049] 由圖3A與圖3C可知，本發(fā)明第一實(shí)施例中還包括一個(gè)η型晶體管，或者可說包括 一浮動(dòng)?xùn)艠O36以及一個(gè)抹除柵區(qū)域（erase gate region) 35所組合而成的元件。η型晶體 管制作于一 Ρ型阱區(qū)（PW)。在Ρ型阱區(qū)（PW)中包括一個(gè)η型源/漏區(qū)域38。換言之，抹 除柵區(qū)域35包括Ρ型阱區(qū)（PW)以及η型源/漏區(qū)域38。
[0050] 如圖3Α所示，浮動(dòng)?xùn)艠O36向外延伸并相鄰于抹除柵區(qū)域35。因此，浮動(dòng)?xùn)艠O 36可視為η型晶體管的柵極，而η型源/漏區(qū)域38可視為η型源極區(qū)域與η型漏極區(qū)域 相互連接。再者，η型源/漏區(qū)域38連接至抹除線電壓（erase line voltage，VEL)。而 P型阱區(qū)（PW)連接至一 P型阱區(qū)電壓（VPW)。再者，由圖3C可知，隔離結(jié)構(gòu)（isolating strUCture)39形成于抹除柵區(qū)域35與N型阱區(qū)（NW)之間，此隔離結(jié)構(gòu)39例如為淺溝槽隔 離（shallow trench isolation, STI)〇
[0051] 在形成n型源/漏區(qū)域38的離子注入制作工藝時(shí)，浮動(dòng)?xùn)艠O36可作為掩模層，因 此在抹除柵區(qū)域35上方的浮動(dòng)?xùn)艠O36屬于η型柵極。
[0052] 再者，以下將詳細(xì)的介紹運(yùn)用于第一實(shí)施例的各種不同的基板結(jié)構(gòu)以及Ρ型阱區(qū) (PW)。如圖4所不，基板結(jié)構(gòu)為一 Ρ型基板。
[0053] 如圖4所示，第一實(shí)施例的Ν型阱區(qū)（NW)與Ρ型阱區(qū)（PW)形成于Ρ型基板內(nèi)。 再者，Ρ型阱區(qū)（PW)個(gè)包括一個(gè)第一 ρ型區(qū)域（pi)、二個(gè)第二ρ型區(qū)域（ρ2)、與一個(gè)第三 Ρ型區(qū)域（ρ3)。其中，第二ρ型區(qū)域（ρ2)的摻雜量（dosage)大于等于第一 ρ型區(qū)域（pi) 的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pi)的摻雜量。
[0054] 再者，第一 ρ型區(qū)域（pi)形成于P形基板的表面下方并且接觸于η型源/漏區(qū)域 38。第三ρ型區(qū)域（ρ3)形成于第一 ρ型區(qū)域（pi)的下方。而第一 ρ型區(qū)域（pi)與第三ρ 型區(qū)域（P3)被第二ρ型區(qū)域（p2)圍繞住，且此第二ρ型區(qū)域（p2)形成于隔離結(jié)構(gòu)39下 方。
[0055] 本發(fā)明的圖4結(jié)構(gòu)的優(yōu)點(diǎn)在于，第一 ρ型區(qū)域（pi)與η型源/漏區(qū)域38之間的 接面擊穿電壓（junction breakdown voltage)可以提高，使得本發(fā)明具可編程可抹除的單 一多晶硅層非揮發(fā)性存儲(chǔ)器的抹除效率將有效地被提升。
[0056] 請(qǐng)參照?qǐng)D5,基板結(jié)構(gòu)包括一 P型基板與一深N型阱區(qū)（DNW)。其中，深N型阱區(qū) (DNW)形成于P型基板中，并且深N型阱區(qū)（DNW)連接于深N型阱區(qū)電壓（VDNW)。
[0057] 如圖5所示，第一實(shí)施例的N型阱區(qū)（NW)與P型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的 深N型阱區(qū)（DNW)內(nèi)。再者，P型阱區(qū)（PW)個(gè)包括一個(gè)第一 ρ型區(qū)域（pi)、二個(gè)第二ρ型 區(qū)域（p2)、與一個(gè)第三ρ型區(qū)域（p3)。其中，第二ρ型區(qū)域（p2)的摻雜量大于等于第一 ρ 型區(qū)域（pl)的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pi)的摻雜 量。
[0058] 再者，第一 ρ型區(qū)域（pl)形成于基板結(jié)構(gòu)的表面下方并且接觸于η型源/漏區(qū)域 38。第三ρ型區(qū)域（ρ3)形成于第一 ρ型區(qū)域（pl)的下方。而第一 ρ型區(qū)域（pl)與第三ρ 型區(qū)域（P3)被第二p型區(qū)域（p2)圍繞住，且此第二p型區(qū)域（p2)形成于隔離結(jié)構(gòu)39下 方。
[0059] 本發(fā)明的圖5結(jié)構(gòu)的第一優(yōu)點(diǎn)在于，第一p型區(qū)域（pi)與η型源/漏區(qū)域38之間 的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器的 抹除效率將有效地被提升。另外，第二優(yōu)點(diǎn)在于，第二Ρ型區(qū)域（Ρ2)能夠改善高溫環(huán)境下η 型源/漏區(qū)域38與Ν型講區(qū)（NW)之間的側(cè)面擊穿效應(yīng)（lateral punch through effect); 第三p型區(qū)域（p3)能夠改善高溫環(huán)境下n型源/漏區(qū)域38與深N型阱區(qū)（DNW)之間的垂 直擊穿效應(yīng)（vertical punch through effect) 〇
[0060] 請(qǐng)參照?qǐng)D6,基板結(jié)構(gòu)包括一第四p型區(qū)域（p4)、一 n型位障層（n-type barrier layer，NBL)與一 P型基板。而η型位障層即為一 η型區(qū)域。其中，η型位障層（NBL)形成 于P型基板中，并且第四P型區(qū)域（P4)位于η型位障層（NBL)上方并且接觸于η型位障層 (NBL)。
[0061] 如圖6所示，第一實(shí)施例的Ν型阱區(qū)（NW)與Ρ型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的 第四Ρ型區(qū)域（Ρ4)內(nèi)。再者，Ρ型阱區(qū)（PW)個(gè)包括一個(gè)第一 ρ型區(qū)域（pi)、二個(gè)第二ρ型 區(qū)域（p2)、與一個(gè)第三ρ型區(qū)域（p3)。其中，第二ρ型區(qū)域（p2)的摻雜量大于等于第一 ρ 型區(qū)域（pl)的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pi)的摻雜 量。另外，第四P型區(qū)域（P4)的摻雜量等于P型基板的摻雜量。或者，第四ρ型區(qū)域（p4) 的摻雜量大于或等于第三P型區(qū)域（P3)的摻雜量；或者第四ρ型區(qū)域（p4)的摻雜量小于 等于第二P型區(qū)域（P2)的摻雜量。
[0062] 再者，第一 ρ型區(qū)域（pl)形成于基板結(jié)構(gòu)的表面下方并且接觸于η型源/漏區(qū)域 38。第三ρ型區(qū)域（ρ3)形成于第一 ρ型區(qū)域（pl)的下方。而第一 ρ型區(qū)域（pl)與第三ρ 型區(qū)域（P3)被第二ρ型區(qū)域（p2)圍繞住，且此第二ρ型區(qū)域（p2)形成于隔離結(jié)構(gòu)39下 方。
[0063] 本發(fā)明的圖6結(jié)構(gòu)的第一優(yōu)點(diǎn)在于，第一ρ型區(qū)域（pl)與η型源/漏區(qū)域38之間 的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性存儲(chǔ)器的 抹除效率將有效地被提升。另外，第二優(yōu)點(diǎn)在于，第二Ρ型區(qū)域（Ρ2)能夠改善高溫環(huán)境下η 型源/漏區(qū)域38與Ν型講區(qū)（NW)之間的側(cè)面擊穿效應(yīng)（lateral punch through effect); 第三p型區(qū)域（p3)能夠改善高溫環(huán)境下n型源/漏區(qū)域38與n型位障層（NBL)之間的垂 直擊穿效應(yīng)（vertical punch through effect)。而第三優(yōu)點(diǎn)在于，利用第四ρ型區(qū)域（p4) 與P型阱區(qū)（PW)將N型阱區(qū)（NW)隔離，使得N型阱區(qū)（NW)使用獨(dú)立的偏壓操作，進(jìn)而可 以降低浮動(dòng)?xùn)艠O36與N型講區(qū)（NW)之間的電壓應(yīng)力（voltage stress)。
[0064] 請(qǐng)參照?qǐng)D7A-圖7C，其所繪示為本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā)性 存儲(chǔ)器的第二實(shí)施例。其中，圖7A為第二實(shí)施例的上視圖；圖7B為第二實(shí)施例的第二方向 (blb2方向）剖面圖；以及，圖7C為第二實(shí)施例的等效電路圖。由于第一方向（ala2方向） 剖面圖與第一實(shí)施例相同，因此不再贅述。
[0065] 如圖7A所示，本發(fā)明第二實(shí)施例中包括二個(gè)串接的ρ型晶體管制作于一 N型阱區(qū) (NW)。在N型阱區(qū)NW中包括三個(gè)ρ型源/漏區(qū)域31、32、33，在三個(gè)？型源/漏區(qū)域31、 32、33之間的表面上方包括二個(gè)由多晶娃（polysilicon)所組成的柵極34、36。
[0066] 第一ρ型晶體管作為選擇晶體管，其選擇柵極34連接至一選擇柵極電壓（VSG)，第 一 P型源/漏區(qū)域31連接至源極線電壓（VSL)。再者，第二p型源/漏區(qū)域32可視為第 一 P型晶體管的P型漏極區(qū)域與第二P型晶體管的P型源極區(qū)域相互連接。第二P型晶體 管上方包括一浮動(dòng)?xùn)艠O36,其第三p型源/漏區(qū)域33連接至位線電壓（VBL)。而N型阱區(qū) (NW)連接至一 N型阱區(qū)電壓（VNW)。
[0067] 由圖7A與圖7B可知，本發(fā)明第二實(shí)施例中還包括一個(gè)η型晶體管制作于一 P型 阱區(qū)（PW)。η型晶體管也可視為包括一浮動(dòng)?xùn)艠O36以及一個(gè)抹除柵區(qū)域95所組合而成 的元件。換言之，抹除柵區(qū)域95包括Ρ型阱區(qū)（PW)，η型源/漏區(qū)域92以及雙擴(kuò)散漏極 (double diffused drain，DDD)摻雜區(qū)94。當(dāng)然，而雙擴(kuò)散漏極（DDD)摻雜區(qū)94即為一 η 型區(qū)域。再者，η型源/漏區(qū)域92以及雙擴(kuò)散漏極（DDD)摻雜區(qū)94形成于Ρ型阱區(qū)（PW) 中，η型源/漏區(qū)域92形成于雙擴(kuò)散漏極（DDD)摻雜區(qū)94中。除此之外，于制作雙擴(kuò)散漏 極（DDD)摻雜區(qū)94所使用的光罩，在完成雙擴(kuò)散漏極（DDD)摻雜區(qū)94后也可以再次使用于 蝕刻抹除柵區(qū)域95上方的柵極氧化層。因此，抹除柵區(qū)域95上方的柵極氧化層厚度會(huì)小 于浮動(dòng)?xùn)艠O36下方的柵極氧化層。如此，在抹除狀態(tài)時(shí)可使用較低的抹除線電壓（VEL)。
[0068] 如圖7A所示，浮動(dòng)?xùn)艠O36向外延伸并相鄰于抹除柵區(qū)域95。再者，雙擴(kuò)散漏極 (DDD)摻雜區(qū)94與η型源/漏區(qū)域92可視為η型源極區(qū)域與η型漏極區(qū)域相互連接。P 型阱區(qū)（PW)連接至一 Ρ型阱區(qū)電壓（VPW)。再者，由圖7Β可知，隔離結(jié)構(gòu)39形成于Ρ型阱 區(qū)（PW)與Ν型阱區(qū)（NW)之間。
[0069] 再者，以下將詳細(xì)的介紹運(yùn)用于第二實(shí)施例的各種不同的基板結(jié)構(gòu)以及Ρ型阱區(qū) (PW)。如圖8所示，基板結(jié)構(gòu)包括一 Ρ型基板與一深Ν型阱區(qū)（DNW)。其中，深Ν型阱區(qū) (DNW)形成于Ρ型基板中，并且深Ν型阱區(qū)（DNW)連接于深Ν型阱區(qū)電壓（VDNW)。
[0070] 如圖8所示，第二實(shí)施例的Ν型阱區(qū)（NW)與Ρ型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的 深Ν型阱區(qū)（DNW)內(nèi)。再者，Ρ型阱區(qū)（PW)個(gè)包括一個(gè)第一 ρ型區(qū)域（pi)、二個(gè)第二ρ型 區(qū)域（p2)、與一個(gè)第三ρ型區(qū)域（p3)。其中，第二ρ型區(qū)域（p2)的摻雜量大于等于第一 ρ 型區(qū)域（pl)的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 ρ型區(qū)域（pi)的摻雜 量。N型阱區(qū)（NW)的摻雜量大于等于雙擴(kuò)散漏極（DDD)摻雜區(qū)94的摻雜量；且第一 ρ型 區(qū)域（pl)的摻雜量大于等于雙擴(kuò)散漏極（DDD)摻雜區(qū)94的摻雜量。
[0071] 再者，第一 ρ型區(qū)域（pl)形成于基板結(jié)構(gòu)的表面下方并且接觸于雙擴(kuò)散漏極 (DDD)摻雜區(qū)94。第三ρ型區(qū)域（p3)形成于第一 ρ型區(qū)域（pl)的下方。而第一 ρ型區(qū)域 (pl)與第三P型區(qū)域（P3)被第二ρ型區(qū)域（p2)圍繞住，且此第二ρ型區(qū)域（p2)形成于隔 離結(jié)構(gòu)39下方。
[0072] 本發(fā)明的圖8結(jié)構(gòu)的第一優(yōu)點(diǎn)在于，第一 ρ型區(qū)域（pl)與雙擴(kuò)散漏極（DDD)摻雜 區(qū)94之間的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā) 性存儲(chǔ)器的抹除效率將有效地被提升。另外，第二優(yōu)點(diǎn)在于，第二P型區(qū)域（P2)能夠改善 高溫環(huán)境下雙擴(kuò)散漏極（DDD)摻雜區(qū)94與N型阱區(qū)（NW)之間的側(cè)面擊穿效應(yīng)；第三ρ型 區(qū)域（P3)能夠改善高溫環(huán)境下雙擴(kuò)散漏極（DDD)摻雜區(qū)94與深N型阱區(qū)（DNW)之間的垂 直擊穿效應(yīng)。
[0073] 請(qǐng)參照?qǐng)D9,基板結(jié)構(gòu)包括一第四ρ型區(qū)域（p4)、一 η型位障層（NBL)與一 P型基 板。而η型位障層即為一 η型區(qū)域。其中，η型位障層（NBL)形成于Ρ型基板中，并且第四 Ρ型區(qū)域（Ρ4)位于η型位障層（NBL)上方并且接觸于η型位障層（NBL)。
[0074] 如圖9所示，第二實(shí)施例的N型阱區(qū)（NW)與P型阱區(qū)（PW)形成于基板結(jié)構(gòu)中的 第四P型區(qū)域（p4)內(nèi)。再者，P型阱區(qū)（PW)個(gè)包括一個(gè)第一 p型區(qū)域（pi)、二個(gè)第二p型 區(qū)域（p2)、與一個(gè)第三p型區(qū)域（p3)。其中，第二p型區(qū)域（p2)的摻雜量大于等于第一 p 型區(qū)域（pl)的摻雜量；且第三P型區(qū)域（P3)的摻雜量大于等于第一 p型區(qū)域（pi)的摻雜 量。另外，第四P型區(qū)域（P4)的摻雜量等于P型基板的摻雜量?；蛘?，第四p型區(qū)域（p4) 的摻雜量大于或等于第三P型區(qū)域（P3)的摻雜量；或者第四p型區(qū)域（p4)的摻雜量小于 等于第二P型區(qū)域（P2)的摻雜量。
[0075] 再者，第一 p型區(qū)域（pl)形成于基板結(jié)構(gòu)的表面下方并且接觸于雙擴(kuò)散漏極 (DDD)摻雜區(qū)94。第三p型區(qū)域（p3)形成于第一 p型區(qū)域（pl)的下方。而第一 p型區(qū)域 (pl)與第三P型區(qū)域（P3)被第二p型區(qū)域（p2)圍繞住，且此第二p型區(qū)域（p2)形成于隔 離結(jié)構(gòu)39下方。
[0076] 本發(fā)明的圖9結(jié)構(gòu)的第一優(yōu)點(diǎn)在于，第一 p型區(qū)域（pl)與雙擴(kuò)散漏極（DDD)摻雜 區(qū)94之間的接面擊穿電壓可以提高，使得本發(fā)明具可編程可抹除的單一多晶硅層非揮發(fā) 性存儲(chǔ)器的抹除效率將有效地被提升。另外，第二優(yōu)點(diǎn)在于，二個(gè)第二P型區(qū)域（P2)能夠改 善高溫環(huán)境下雙擴(kuò)散漏極（DDD)摻雜區(qū)94與N型阱區(qū)（NW)之間的側(cè)面擊穿效應(yīng)（lateral punch through effect);第三p型區(qū)域（p3)能夠改善高溫環(huán)境下雙擴(kuò)散漏極（DDD)摻雜 區(qū)94與深N型講區(qū)（DNW)之間的垂直擊穿效應(yīng)（vertical punch through effect)。而 第三優(yōu)點(diǎn)在于，利用第四P型區(qū)域（p4)與P型阱區(qū)（PW)將N型阱區(qū)（NW)隔離，使得N型 阱區(qū)（NW)具有獨(dú)立的偏壓操作，進(jìn)而可以降低浮動(dòng)?xùn)艠O36與N型阱區(qū)（NW)之間的電壓應(yīng) 力。
[0077] 再者，當(dāng)本發(fā)明的第一實(shí)施例與第二實(shí)施例建構(gòu)于圖5與圖8中基板結(jié)構(gòu)的深N 型阱區(qū)（DNW)之中時(shí)，可以有多種的偏壓方法用于抹除狀態(tài)。如圖10所示，為其中二種偏 壓方法。當(dāng)?shù)谝环椒ㄟ\(yùn)用于抹除狀態(tài)時(shí)，源極線電壓（VSL)與位線電壓（VBL)為0V-VEE， N型阱區(qū)電壓（VNW)與字符線電壓（VWL)與深N型阱區(qū)電壓（VDNW)為VEE，抹除線電壓 (VEL)P型阱區(qū)電壓（VPW)為-Vee。其中，VEE為介于+6.5V-+20V之間的正電壓，-Vee為介 于-6. 5V-20V之間的負(fù)電壓。并且，第一方法以Fowler-Nordhiem(FN)效應(yīng)來退出熱載流 子。
[0078] 當(dāng)?shù)诙椒ㄟ\(yùn)用于抹除狀態(tài)時(shí)，源極線電壓（VSL)為浮接（floating)，位線電壓 (VBL)為0V，N型阱區(qū)電壓（VNW)與字符線電壓（VWL)與深N型阱區(qū)電壓（VDNW)為VEE， 抹除線電壓（VEL)P型阱區(qū)電壓（VPW)為-Vee。其中，VEE為介于+6. 5V-+18V之間的正電 壓，-Vee為介于-6. 5V-18V之間的負(fù)電壓。并且，第二方法以熱空穴（Hot Hole，簡稱HH)效 應(yīng)來退出熱載流子。而HH效應(yīng)可為帶間熱空穴（band-t〇-band hoe hole,簡稱BBHH)效應(yīng)， 基板熱空穴（Substrate hoe hole,簡稱SHH)效應(yīng)，以及漏極擊穿熱空穴（drain avalanche hoe hole，簡稱 DAHH)效應(yīng)。
[0079] 由以上的說明可知，本發(fā)明的單一多晶硅層非揮發(fā)性存儲(chǔ)器可以改進(jìn)先前技術(shù)僅 能利用紫外光來移除存儲(chǔ)載流子的缺點(diǎn)。也就是說，本發(fā)明可以提供抹除線電壓（VEL)并 且改變非揮發(fā)性存儲(chǔ)器的存儲(chǔ)狀態(tài)。
[0080] 綜上所述，雖然結(jié)合以上較佳實(shí)施例揭露了本發(fā)明，然而其并非用以限定本發(fā)明。 本發(fā)明所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的 更動(dòng)與潤飾。因此，本發(fā)明的保護(hù)范圍應(yīng)以附上的權(quán)利要求所界定的為準(zhǔn)。
【權(quán)利要求】
1. 一種具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，包括： 基板結(jié)構(gòu)； 第一 P型晶體管，包括選擇柵極連接至一選擇柵極電壓，第一 P型源/漏區(qū)域連接至一 源極線電壓以及第二P型源/漏區(qū)域； 第二P型晶體管，包括該第二P型源/漏區(qū)域，第三P型源/漏區(qū)域連接至一位線電壓， 以及浮動(dòng)?xùn)艠O，其中該第一 P型源/漏區(qū)域、該第二P型源/漏區(qū)域、與該第三P型源/漏 區(qū)域形成于一N型阱區(qū)內(nèi)；以及 抹除柵區(qū)域，相鄰于該浮動(dòng)?xùn)艠O，且該抹除柵區(qū)域包括P型阱區(qū)以及一 η型源/漏區(qū) 域，該η型源/漏區(qū)域連接至一抹除線電壓； 其中，該Ρ型阱區(qū)與該Ν型阱區(qū)形成于該基板結(jié)構(gòu)內(nèi)。
2. 如權(quán)利要求1所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該抹除 柵區(qū)域還包括第一 η型區(qū)域位于該Ρ型阱區(qū)以及該η型源/漏區(qū)域之間。
3. 如權(quán)利要求2所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該第一 η 型區(qū)域?yàn)橐浑p擴(kuò)散漏極摻雜區(qū)。
4. 如權(quán)利要求2所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該Ρ型阱 包括： 第一 ρ型區(qū)域，形成于該基板結(jié)構(gòu)的表面下方并且接觸于該第一 η型區(qū)域； 多個(gè)第二Ρ型區(qū)域；以及 第三Ρ型區(qū)域，形成于該第一 Ρ型區(qū)域的下方； 其中，該些第二Ρ型區(qū)域圍繞住該第一 Ρ型區(qū)域與該第三Ρ型區(qū)域。
5. 如權(quán)利要求4所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該第二ρ 型區(qū)域的摻雜量大于或等于該第一 Ρ型區(qū)域的摻雜量；且該第三Ρ型區(qū)域的摻雜量大于或 等于該第一 Ρ型區(qū)域的摻雜量。
6. 如權(quán)利要求4所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該基板 結(jié)構(gòu)包括： Ρ型基板；以及 深Ν型阱區(qū)形成于該Ρ形基板內(nèi)，其中該深Ν型阱區(qū)接觸于該Ν型阱區(qū)、該些第二ρ型 區(qū)域、與該第三Ρ型區(qū)域，并且該深Ν型阱區(qū)連接至一深Ν型阱區(qū)電壓。
7. 如權(quán)利要求4所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該基板 結(jié)構(gòu)包括： Ρ型基板； 第二η型區(qū)域，形成于該Ρ型基板內(nèi)；以及 第四Ρ型區(qū)域，形成于該第二η型區(qū)域上方，且該第四ρ型區(qū)域接觸于該第二η型區(qū) 域； 其中，該第四Ρ型區(qū)域還接觸于該Ν型阱區(qū)、該些第二ρ型區(qū)域、與該第三ρ型區(qū)域。
8. 如權(quán)利要求7所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該第四ρ 型區(qū)域的摻雜量大于或等于該Ρ型基板的摻雜量。
9. 如權(quán)利要求7所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該第四ρ 型區(qū)域的摻雜量大于或等于該第三Ρ型區(qū)域的摻雜量，且該第四Ρ型區(qū)域的摻雜量小于或 等于該第二P型區(qū)域的摻雜量。
10. 如權(quán)利要求1所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該P(yáng)型 阱區(qū)包括： 第一 p型區(qū)域，形成于該基板結(jié)構(gòu)的表面下方并且接觸于該η型源/漏區(qū)域； 多個(gè)第二Ρ型區(qū)域；以及 第三Ρ型區(qū)域，形成于該第一 Ρ型區(qū)域的下方； 其中，該些第二Ρ型區(qū)域圍繞住該第一 Ρ型區(qū)域與該第三Ρ型區(qū)域。
11. 如權(quán)利要求10所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該第 二Ρ型區(qū)域的摻雜量大于或等于該第一 Ρ型區(qū)域的摻雜量；且該第三Ρ型區(qū)域的摻雜量大 于或等于該第一 Ρ型區(qū)域的摻雜量。
12. 如權(quán)利要求10所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該基 板結(jié)構(gòu)為一 Ρ型基板，其中該Ρ型基板接觸于該Ν型阱區(qū)、該些第二ρ型區(qū)域、與該第三ρ 型區(qū)域。
13. 如權(quán)利要求10所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該基 板結(jié)構(gòu)包括： Ρ型基板；以及 深Ν型阱區(qū)形成于該Ρ形基板內(nèi)，其中該深Ν型阱區(qū)接觸于該Ν型阱區(qū)、該些第二ρ型 區(qū)域、與該第三Ρ型區(qū)域。
14. 如權(quán)利要求10所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該基 板結(jié)構(gòu)包括： Ρ型基板； 第二η型區(qū)域，形成于該Ρ型基板內(nèi)；以及 第四Ρ型區(qū)域，形成于該第二η型區(qū)域上方，且該第四ρ型區(qū)域接觸于該第二η型區(qū) 域； 其中，該第四Ρ型區(qū)域還接觸于該Ν型阱區(qū)、該些第二ρ型區(qū)域、與該第三ρ型區(qū)域。
15. 如權(quán)利要求14所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該第 四Ρ型區(qū)域的摻雜量大于或等于該Ρ型基板的摻雜量。
16. 如權(quán)利要求15所述的具可編程可抹除的單一多晶硅非揮發(fā)性存儲(chǔ)器，其中，該第 四Ρ型區(qū)域的摻雜量大于或等于該第三Ρ型區(qū)域的摻雜量，且該第四Ρ型區(qū)域的摻雜量小 于或等于該第二Ρ型區(qū)域的摻雜量。
【文檔編號(hào)】H01L27/115GK104157651SQ201410011269
【公開日】2014年11月19日 申請(qǐng)日期:2014年1月10日 優(yōu)先權(quán)日:2013年5月13日
【發(fā)明者】陳緯仁, 徐徳訓(xùn), 李文豪 申請(qǐng)人:力旺電子股份有限公司