碳化硅半導體器件的制作方法
【專利摘要】在通過在碳化硅基板(1)沉積低濃度n型漂移層(2)而成的半導體基板的前表面上形成有與半導體基板形成肖特基接觸的第一前表面金屬層(11)。第一前表面金屬層(11)的外周端部在覆蓋邊緣部的層間絕緣膜(6)上延伸。在該第一前表面金屬層(11)上形成構成前表面電極的第二前表面金屬層(12)，在通過干刻形成其一部分時，利用第二前表面金屬層(12)完全覆蓋成為肖特基接觸金屬的第一前表面金屬層(11)。由此，在用于形成第二前表面金屬層(12)的圖案化工序中能防止蝕刻殘留物，從而能提供可靠性較高的前表面電極結構以及半導體器件的制造方法。
【專利說明】碳化硅半導體器件

【技術領域】
[0001]本發(fā)明涉及使用碳化硅的半導體裝置，尤其涉及邊緣部的肖特基(Schottky)接觸金屬被前表面電極金屬完全覆蓋、能防止蝕刻殘留物產(chǎn)生、具有高可靠性的前表面電極結構的碳化娃半導體器件。

【背景技術】
[0002]以往，作為功率器件使用的半導體器件主要使用硅(Si)作為半導體材料，但寬帶隙半導體即碳化硅(SiC)具有如下物性值:與硅相比熱傳導率是其3倍，最大電場強度是其10倍，電子的遷移速度是其2倍，因此作為絕緣破壞電壓高且能夠以低損耗進行高溫動作的功率器件，近年來各機構對其應用進行了大量的研究。
[0003]這種功率器件的結構主要為在基板背面?zhèn)染哂斜趁骐姌O的縱向型半導體器件，該背面電極具備低電阻的歐姆電極。對于背面電極可使用各種材料和結構，而作為其中之一，提出了鈦(Ti)層、鎳(Ni)層和銀(Ag)層的層疊體(例如，參照下述專利文獻I)、鈦層、鎳層和金(Au)層的層疊體(例如，參照下述專利文獻2)等。
[0004]以肖特基勢壘二極管為代表的使用SiC的縱向型半導體器件中，提出了如下器件。例如，在具有(0001)面作為主面的SiC基板的一個主面上堆積有低雜質(zhì)濃度的η型漂移層。η型漂移層具有由區(qū)域Α、第二導電型的區(qū)域B、以及第二導電型的區(qū)域C構成的結構，該區(qū)域A僅設置有第一導電型，或周期性地設置有第一導電型和第二導電型，該區(qū)域B設置在區(qū)域A的周圍，該區(qū)域C設置在區(qū)域B的周圍，且雜質(zhì)濃度與區(qū)域B不同。并且，在前表面電極上，在肖特基接觸上對由鋁(AL)或鋁合金構成的金屬膜進行成膜來形成電極結構。
[0005]另一方面，使用了如下方法:在SiC基板的另一主面上形成鎳層之后，通過加熱形成硅化鎳層，在SiC基板與硅化鎳層之間形成歐姆接觸(例如，參照下述專利文獻I和下述專利文獻2)。此外，作為形成歐姆電極的方法，提出了如下方案:其特征在于，在SiC基板上形成由多種金屬構成的膜后，以700?1100°C的溫度進行加熱處理，最優(yōu)選為，通過以約800°C的溫度進行加熱處理從而獲得良好的歐姆特性(例如參照下述專利文獻3)。另外，下述專利文獻4中，通過照射激光來形成歐姆電極。
[0006]專利文獻1:日本專利特開2007 - 184571號公報專利文獻2:日本專利特開2010 — 86999號公報
專利文獻3:日本專利特開2005 - 277240號公報專利文獻4:日本專利特開2008 - 135611號公報專利文獻5:日本專利特開2010 - 165838號公報


【發(fā)明內(nèi)容】

發(fā)明所要解決的技術問題
[0007]在現(xiàn)有的肖特基勢壘二極管的制造工序中，在形成了窗部的抗蝕劑上形成金屬膜，接著利用去除該抗蝕劑的所謂的剝離法來形成前表面電極(例如參照上述專利文獻5)。然而，剝離法容易在圖案邊緣部分產(chǎn)生毛邊，會導致元件不良，因此不優(yōu)選。因此，優(yōu)選利用干刻法代替剝離法來對金屬層進行圖案化。
[0008]在利用干刻法對金屬層進行圖案化的情況下，干刻時產(chǎn)生的殘留物會附著于金屬層的一部分，并且未被金屬層覆蓋的肖特基接觸會因暴露于等離子而受損，因此可能導致元件不良。
[0009]本發(fā)明為了解決現(xiàn)有技術的問題，其目的在于提供一種不會產(chǎn)生元件不良的高品質(zhì)的碳化娃半導體器件。
解決技術問題所采用的技術方案
[0010]本發(fā)明人為了實現(xiàn)上述目的進行了潛心研究，結果發(fā)現(xiàn)通過利用由鋁或鋁合金構成的金屬層完全覆蓋在肖特基接觸上，能獲得高品質(zhì)的碳化硅半導體器件。
[0011]本發(fā)明是基于上述見解而完成的，能提供如下發(fā)明。
[0012]為了解決上述問題，達成本發(fā)明的目的，本發(fā)明的碳化硅半導體器件具有如下特征。包括碳化硅半導體基板，該碳化硅半導體基板包括:第一區(qū)域，該第一區(qū)域具有設置有第一導電型區(qū)域的結構或者周期性地設置有第一導電型區(qū)域和第二導電型區(qū)域的結構；第二區(qū)域，該第二區(qū)域設置有包圍所述第一區(qū)域周圍的第二導電型區(qū)域；第三區(qū)域，該第三區(qū)域包圍所述第二區(qū)域的周圍，且設置有雜質(zhì)濃度與所述第二區(qū)域的第二導電型區(qū)域不同的第二導電型區(qū)域；以及形成在所述第二區(qū)域以及所述第三區(qū)域上的層間絕緣膜，并且在所述碳化硅半導體基板上具有:第一金屬層，該第一金屬層至少覆蓋所述第一區(qū)域；以及第二金屬層，該第二金屬層形成在所述第一金屬層上。并且，所述第二金屬層的一部分經(jīng)過干亥IJ，且具有所述第二金屬層完全覆蓋所述第一金屬層的結構。
[0013]本發(fā)明的碳化硅半導體器件的特征在于，在上述發(fā)明中，所述第一金屬層是具有鈦膜、鈦合金膜、鎳膜、鎳合金膜、或者鎳鈦合金膜中的至少一種的膜，所述第二金屬層是鋁膜或者鋁合金膜。
[0014]本發(fā)明的碳化硅半導體器件的特征在于，在上述發(fā)明中，所述第一金屬層的厚度為 20nm ?200nm。
[0015]本發(fā)明的碳化硅半導體器件的特征在于，在上述發(fā)明中，所述第一金屬層的外周端部以及所述第二金屬層的外周端部位于所述第二區(qū)域內(nèi)。
[0016]本發(fā)明的碳化硅半導體器件的特征在于，在上述發(fā)明中，所述第一區(qū)域與所述第一金屬層的界面形成肖特基接觸。
發(fā)明效果
[0017]根據(jù)本發(fā)明，能提供一種在形成前表面電極時不會產(chǎn)生蝕刻殘留物的品質(zhì)良好的半導體器件用前表面電極的制造方法、以及包含半導體器件用前表面電極的特性優(yōu)異的半導體器件的制造方法。

【專利附圖】

【附圖說明】
[0018]圖1是表示本發(fā)明的區(qū)域A?C的示例的圖。
圖2-1是表示肖特基勢壘二極管的制造工序的剖視圖。
圖2-2是表示肖特基勢壘二極管的制造工序的剖視圖。
圖2-3是表示肖特基勢壘二極管的制造工序的剖視圖。 圖2-4是表示肖特基勢壘二極管的制造工序的剖視圖。
圖2-5是表示肖特基勢壘二極管的制造工序的剖視圖。
圖2-6是表示肖特基勢壘二極管的制造工序的剖視圖。
圖2-7是表示肖特基勢壘二極管的制造工序的剖視圖。
圖3是表示現(xiàn)有的肖特基勢壘二極管的制造工序中的邊緣部的結構的剖視圖。
圖4是表示本發(fā)明的肖特基勢壘二極管的制造工序中的邊緣部結構的剖視圖。

【具體實施方式】
[0019]本發(fā)明的半導體器件在半導體基板上包括:第一區(qū)域A、包圍第一區(qū)域A周圍的第二區(qū)域B、以及包圍第二區(qū)域B周圍的第三區(qū)域C。第一區(qū)域A具有僅設置第一導電型區(qū)域的結構，或者具有周期性地設置有第一導電型區(qū)域和第二導電型區(qū)域的結構。第一區(qū)域A被第二區(qū)域B和第三區(qū)域C包圍。第二區(qū)域B中設有有第二導電型區(qū)域。第三區(qū)域C中設置有雜質(zhì)濃度與第二區(qū)域B的第二導電型區(qū)域不同的第二導電型區(qū)域。在半導體基板的前表面上，在第二區(qū)域B以及第三區(qū)域C上設有層間絕緣膜。半導體基板的前表面上還設有至少覆蓋第一區(qū)域A的第一金屬沉積膜、以及形成在第一金屬沉積膜上的第二金屬沉積膜。在這種半導體器件中具有第二金屬沉積膜的一部分被干刻、且第二金屬沉積膜完全覆蓋第一金屬沉積膜的結構。
[0020]以下，參照附圖對本發(fā)明的優(yōu)選實施方式進行具體說明。此外，在以下實施方式的說明以及附圖中，在同樣的結構中附加相同的標號，并省略重復的說明。此外，本說明書中，在米勒指數(shù)的標號中，“ 一”是指賦予緊接在其后面的指數(shù)的條，通過在指數(shù)前附加“ 一”來表示負的指數(shù)。圖1是表示本發(fā)明的第一?第三區(qū)域A?C的示例的圖。如圖1所示，本發(fā)明的半導體器件中，在半導體基板上設有:第一區(qū)域A、包圍第一區(qū)域A周圍的第二區(qū)域B、以及包圍第二區(qū)域B周圍的第三區(qū)域C。第一區(qū)域A具有僅設置第一導電型區(qū)域的結構，或者具有周期性地設置有第一導電型區(qū)域和第二導電型區(qū)域的結構。此外，第一區(qū)域A被設置有第二導電型區(qū)域的第二區(qū)域B、以及設置有雜質(zhì)濃度與第二區(qū)域B的第二導電型區(qū)域不同的第二導電型區(qū)域的第三區(qū)域C包圍。圖1(a)示出在第一區(qū)域A中僅設置有第一導電型區(qū)域的示例，圖1(b)、圖1(c)示出在第一區(qū)域A中周期性地設置有第一導電型區(qū)域和第二導電型區(qū)域的示例。本發(fā)明中，第一區(qū)域A中的、第一導電型區(qū)域與第二導電型區(qū)域的設置只要是周期性設置即可，例如可以是圖1(b)所示那樣一導電型區(qū)域與第二導電型區(qū)域沿著與排列方向正交的方向延伸的條狀，也可以是圖1(c)所示那樣將第一導電型區(qū)域(或第二導電型區(qū)域)設置成柵格狀、并利用柵格狀的第一導電型區(qū)域?qū)⒌诙щ娦蛥^(qū)域(或第一導電型區(qū)域)設置成矩陣狀。以下，基于制造工序說明本發(fā)明的半導體器件。
[0021](實施方式I)
圖2-1?2-7是表示肖特基勢壘二極管的制造工序的剖視圖。圖2-1?2-7中，示出了本發(fā)明實施方式I的碳化硅半導體裝置的制造工序。實施方式I的碳化硅半導體裝置的制造方法如下所示。
[0022]首先，如圖2-1 (a)所示，準備例如摻雜了 5X 118CnT3的氮、厚度為350 μ m、且具有
(0001)面作為主面的高濃度η型基板(碳化硅基板I)。接著，如圖2-1 (b)所示，在該碳化硅基板I的一個主面上沉積例如摻雜了 1.0X 116CnT3的氮、且厚度為10 μ m的低濃度η型漂移層2。由此，形成了在碳化硅基板I上沉積低濃度η型漂移層2而成的半導體基板。以下，將該半導體基板的低濃度η型漂移層2 —側(cè)的表面設為前表面,將碳化娃基板I 一側(cè)的表面(碳化硅基板I的另一主面)設為背面。
[0023]接著，如圖2-2所示，為了在低濃度η型漂移層2的表面層(碳化硅基板I 一側(cè)的相反側(cè)的表面層)上分別選擇性地形成終端結構用的P型區(qū)域3、肖特基勢壘結(JBS: Junct1n Barrier Schottky)結構用的 p 型區(qū)域 4、結終端擴展(JTE: Junct1nTerminat1n Extens1n)結構用的p型區(qū)域5,例如利用離子注入裝置從基板前表面對招進行離子注入。接著，例如在氬氣(Ar)氣氛中以1650°C的溫度進行240秒的熱活化處理，以使為了形成終端結構用的P型區(qū)域3、JBS結構用P型區(qū)域4以及JTE結構用P型區(qū)域5而注入的鋁活化。在圖2-2所示的實施方式I中，第一?第三區(qū)域A?C具有圖1 (b)所示的結構。具體而言，第一區(qū)域A由低濃度η型漂移層2、以及通過離子注入而形成的JBS結構用的P型區(qū)域4形成，其還具有低濃度η型漂移層2與JBS結構用的P型區(qū)域4呈周期性設置的結構。第二區(qū)域B由終端結構用的P型區(qū)域3形成。第三區(qū)域C由JTE結構用的P型區(qū)域5形成。
[0024]之后，為了去除因活化產(chǎn)生的基板前表面的污染層，在半導體基板的前表面(低濃度η型漂移層2的表面)形成例如50nm的熱氧化層并進行去除。接著，例如在低濃度η型漂移層2的表面形成例如0.5 μ m的層間絕緣膜6。
[0025]另一方面，如圖2-2所示，在碳化硅基板I的另一主面(背面)上沉積例如50nm厚的鎳(Ni)層、以及1nm厚的鈦(Ti)層作為第一背面金屬層7。之后，例如利用急速加熱處理(RTA:Rapid Thermal Anneal)裝置進行熱處理。具體而言，作為熱處理條件，可以采用例如以1°C /秒的升溫速度進行升溫，并在達到1050°C以上的溫度、例如1100°C后保持兩分鐘。由此，圖2-2所示的第一背面金屬層7被硅化，并且如圖2-3所示，成為層形態(tài)產(chǎn)生了變化的第一背面金屬層8,在碳化娃基板I的另一主面與第一背面金屬層8之間形成了低電阻的歐姆接觸9。
[0026]此外，通過上述熱處理，Ti層中的Ti與Ni層中的Ni與碳化硅基板I的硅(Si)以及碳(C)產(chǎn)生反應，在第一背面金屬層8的表面形成了 Ti硅化物(TiSi) ,Ni硅化物(NiSi)、Ti碳化物(TiC)、Ti與Si與碳的三元化合物(TixSiyCz)等、或它們組合而形成的與其它金屬的密接性良好的物質(zhì)的層10。另外，雖然沒有圖示，但也存在如下情況:即，例如因熱處理的溫度較低等條件而未反應并殘留的碳殘留在熱處理后的第一背面金屬層8的表面(即，與其它金屬的密接性良好的物質(zhì)的層10的表面)。
[0027]之后的工序雖然沒有圖示，但例如在制造縱向型肖特基勢壘二極管(SBD)時，為了在實施本發(fā)明的面的相反側(cè)(基板前表面一側(cè))制作肖特基接觸等結構，實施多個工序，之后例如如圖2-4所示，例如利用Ti膜來形成為與低濃度η型漂移層2具有肖特基結的第一前表面金屬層11，然后以例如8°C /秒的升溫時間升溫，例如在500°C后保持5分鐘，從而形成肖特基結。之后，例如形成5 μ m厚的Al-Si膜作為接合用電極焊盤即第二前表面金屬層12，在層間絕緣膜6上形成聚酰亞胺13。
[0028]在圖2 — 4所示的示意圖中，第一前表面金屬層11的外周端部在邊緣部分位于終端結構用的P型區(qū)域3上。本發(fā)明中，第一前表面金屬層11形成為至少覆蓋上述第一區(qū)域A(參照后述的圖3)，第一區(qū)域A與第一前表面金屬層11的界面形成肖特基接觸即可。第一前表面金屬層11的厚度優(yōu)選為例如20nm?200nm左右。第一前表面金屬層11除了上述Ti膜以外，也可以是鈦合金膜、鎳膜、鎳合金膜、或者鈦鎳合金膜。第二前表面金屬層12除了上述Al-Si膜以外，也可以是鋁膜或其它鋁合金膜。
[0029]接著，例如利用使離子化的氬(Ar)進行碰撞來去除雜質(zhì)進行洗凈的反濺射法來對基板背面進行處理。由此，未反應而殘留的碳、殘留物被去除，從而如圖2-5所示，在基板背面出現(xiàn)與其它金屬的密接性良好的物質(zhì)的層10。在緊接著基板背面處理之后，在與其它金屬的密接性良好的物質(zhì)的層10露出到基板背面的狀態(tài)下，如圖2-6所示形成第二背面金屬層14。關于第二背面金屬層14，例如如圖2-7所示，利用蒸鍍裝置在真空中，在與其它金屬的密接性良好的物質(zhì)的層10的表面形成例如10nm厚的Ti膜15、例如500nm厚的Ni膜
16、例如200nm厚的Au膜17，從而形成沒有剝離且電阻較小的第二背面金屬層14。第二背面金屬層14例如與外部裝置相連。
[0030]圖3是表示現(xiàn)有的肖特基勢壘二極管的制造工序中的邊緣部的結構的剖視圖。第一前表面金屬層11形成在形成有窗部的層間絕緣膜6的該窗部中，然而，很難使第一前表面金屬層11的外周端部與層間絕緣膜6的內(nèi)側(cè)(第一區(qū)域A—側(cè))的端部完全一致，而不使硅部在第一前表面金屬層11與層間絕緣膜6之間露出。因此，通常如圖3所示，第一前表面金屬層11的外周端部在形成于終端結構用的P型區(qū)域3上的層間絕緣膜6上延伸。第二前表面金屬層12形成在第一前表面金屬層11上。第二前表面金屬層12的外周端部位于比第一前表面金屬層11的外周端部更靠內(nèi)側(cè)的位置。
[0031]在形成第二前表面金屬層12時，如圖3所示，在形成肖特基接觸(第一前表面金屬層11)的圖案后，在整個基板前表面一側(cè)形成作為前表面電極的第二前表面金屬層12。接著，在第二前表面金屬層12上形成抗蝕劑層，并將該抗蝕劑層形成為規(guī)定形狀的圖案。接著，將抗蝕劑層作為掩模，形成第二前表面金屬層12的圖案。具體而言，在形成第二前表面金屬層12的圖案時，首先將其浸入雜質(zhì)濃度50%、溶液溫度60°C的磷硝醋酸溶液中5分鐘。接著，利用干刻裝置，例如在45sccm的CF4、5sccm的02、33Pa的壓力、150W偏置功率的條件下進行30秒的干刻處理。此時會產(chǎn)生蝕刻殘留物，而且肖特基接觸也會因為暴露于刻蝕的等離子而受損。
[0032]圖4是表示本發(fā)明的肖特基勢壘二極管的制造工序中的邊緣部結構的剖視圖。與圖3同樣，在圖4中，第一前表面金屬層11的外周端部也在邊緣部的、形成于終端結構用的P型區(qū)域3上的層間絕緣膜6上延伸。第二前表面金屬層12形成在第一前表面金屬層11上。第一前表面金屬層11被第二前表面金屬層12覆蓋。即，在本發(fā)明的圖4的結構中，肖特基接觸(第一前表面金屬層11)被作為前表面電極的第二前表面金屬層12完全覆蓋。因此，在形成第二前表面金屬層12的圖案時，能防止蝕刻殘留物，且不會受到濺射到第一前表面金屬層11的等離子造成的損傷的不良影響，能獲得特性良好的元件。如圖4所示，本發(fā)明中，優(yōu)選第一前表面金屬層11以及第二前表面金屬層12的外周端部均位于設置了第二導電型區(qū)域(終端結構用的P型區(qū)域3)的第二區(qū)域B內(nèi)。
[0033](實施方式2)
在實施方式I中對制造SBD裝置的情況進行了闡述,但也能在基板前表面?zhèn)戎圃炱渌b置、例如MOS柵(由金屬一氧化膜一半導體構成的絕緣柵)等前表面結構。實施方式2的碳化硅半導體裝置的前表面以外的結構與實施方式I的碳化硅半導體裝置相同。因此，實施方式2的碳化娃半導體裝置的制造工序只要在實施方式I的碳化娃半導體裝置的制造工序中，在形成前表面結構時形成例如MOS柵即可。
[0034](實施方式3)
實施方式I中以(0001)面作為碳化硅基板I的主面的例子進行了闡述，但也可以使用(000-1)面作為碳化硅基板I的主面。實施方式3的碳化硅半導體裝置的碳化硅基板I以外的結構與實施方式I的碳化硅半導體裝置相同。因此，實施方式2的碳化硅半導體裝置的制造工序只要在實施方式I的碳化硅半導體裝置的制造工序中，使用具有(000-1)面作為主面的碳化硅基板I即可。
[0035]以上對本發(fā)明的實施方式進行了詳細闡述，但本發(fā)明并不限于上述實施方式。而且可以在不脫離本發(fā)明主旨的范圍內(nèi)進行各種設計變更。在用于實施發(fā)明的方式中，根據(jù)在整個基板上形成了均勻電極的剖視圖進行了說明，但也能應用于在基板主面上局部地形成有電極的碳化娃半導體裝置、例如MPS(Merged PiN and Schottky Barrier:合并后的PN結與肖特基勢壘)結構二極管的接觸。此外，各實施方式中將第一導電型設為η型，將第二導電型設為P型，但即使將第一導電型設為P型，將第二導電型設為η型，本發(fā)明也同樣成立。
標號說明
[0036]I第一導電型碳化娃基板 2第一導電型碳化硅外延層
3第二導電型雜質(zhì)離子注入?yún)^(qū)域(JBS)
4第二導電型雜質(zhì)離子注入?yún)^(qū)域(終端)
5第二導電型雜質(zhì)離子注入?yún)^(qū)域(JTE)
6層間絕緣膜
7形成于其它主面的第一金屬層 8熱處理后的第一金屬層 9歐姆接觸
10與其它金屬的密接性良好的物質(zhì)的層 11第一金屬層(肖特基結用金屬)
12第二金屬層(電極焊盤)
13聚酰亞胺
14形成于其它主面的第二金屬層
15Ti 層
16Ni 層
17Au 層
【權利要求】
1.一種碳化娃半導體器件，包括碳化娃半導體基板，該碳化娃半導體基板包括:第一區(qū)域，該第一區(qū)域具有設置有第一導電型區(qū)域的結構或者周期性地設置有第一導電型區(qū)域和第二導電型區(qū)域的結構；第二區(qū)域，該第二區(qū)域設置有包圍所述第一區(qū)域周圍的第二導電型區(qū)域；第三區(qū)域，該第三區(qū)域包圍所述第二區(qū)域的周圍，且設置有雜質(zhì)濃度與所述第二區(qū)域的第二導電型區(qū)域不同的第二導電型區(qū)域；以及形成在所述第二區(qū)域以及所述第三區(qū)域上的層間絕緣膜，并且在所述碳化硅半導體基板上具有:第一金屬層，該第一金屬層至少覆蓋所述第一區(qū)域；以及第二金屬層，該第二金屬層形成在所述第一金屬層上，其特征在于， 所述第二金屬層的一部分經(jīng)過干刻，且具有所述第二金屬層完全覆蓋所述第一金屬層的結構。
2.如權利要求1所述的碳化硅半導體器件，其特征在于，所述第一金屬層是具有鈦膜、鈦合金膜、鎳膜、鎳合金膜、或者鎳鈦合金膜中的至少一種的膜， 所述第二金屬層是鋁膜或者鋁合金膜。
3.如權利要求1所述的碳化硅半導體器件，其特征在于，所述第一金屬層的厚度為20nm ?200nm。
4.如權利要求1所述的碳化硅半導體器件，其特征在于，所述第一金屬層的外周端部以及所述第二金屬層的外周端部位于所述第二區(qū)域內(nèi)。
5.如權利要求1至4的任一項所述的碳化硅半導體器件，其特征在于，所述第一區(qū)域與所述第一金屬層的界面形成肖特基接觸。
【文檔編號】H01L21/28GK104247024SQ201380013907
【公開日】2014年12月24日 申請日期:2013年3月14日 優(yōu)先權日:2012年3月30日
【發(fā)明者】今井文一 申請人:富士電機株式會社