Vcsel模塊及其制造方法
【專利摘要】本發(fā)明描述了一種制造VCSEL模塊（100）的方法，所述VCSEL模塊（100）包括具有上側(cè)（U）和下側(cè)（L）并且具有公共載體結(jié)構(gòu)（35）上的多個VCSEL單元（55）的至少一個VCSEL芯片（33），所述VCSEL單元（55）包括面向下側(cè)（L）的第一類型的第一摻雜層（50）和面向上側(cè)（U）的第二類型的第二摻雜層（23）。所述方法包括以下步驟：將VCSEL芯片（33）分為各自具有至少一個VCSEL單元（55）的多個子陣列（39a，39b，39c，39d，39e，39f，39g，39h，39i），將所述子陣列（39a，39b，39c，39d，39e，39f，39g，39h，39i）中的至少一些串聯(lián)電氣連接。本發(fā)明還描述了以這樣的過程制造的VCSEL模塊（100）。
【專利說明】VCSEL模塊及其制造

【技術(shù)領(lǐng)域】
[0001]本發(fā)明描述了一種制造VCSEL模塊的方法，所述VCSEL模塊包括具有上側(cè)和下側(cè)并且具有公共載體結(jié)構(gòu)上的多個VCSEL單元的至少一個VCSEL芯片，該VCSEL單元包括面向下側(cè)的第一類型的第一摻雜層和面向上側(cè)的第二類型的第二摻雜層。本發(fā)明還描述了這樣的VCSEL模塊。

【背景技術(shù)】
[0002]VCSEL模塊包括若干(即一個或多個)VCSEL芯片(也稱為“管芯”)，所述芯片包括至少一個(通常大量的)VCSEL單元。這些芯片越大，用于產(chǎn)生VCSEL模塊需要花費的安裝時間以及因此安裝成本就越小。因此，在該上下文中使用盡可能大的半導(dǎo)體芯片是特別有益的，只要它們能夠以良好的質(zhì)量焊接。第一，較大的芯片降低由于芯片的鋸切道和輪緣而損耗的晶片面積的量。第二，必要的是較少的單獨焊接步驟(即拾取和放置步驟)。VCSEL芯片目前具有在0.8mm X 0.8mm到5mm x 5mm之間變化的最大大小。
[0003]VCSEL芯片的大小主要受到通過它們的電流的限制。由于VCSEL的效率已經(jīng)大大改進(甚至脫離VCSEL芯片的大小)，因而cw (連續(xù)波)中15A的操作電流以及甚至脈沖操作中的30A對于4mm2大小的芯片而言可被認為是正常的。例如,具有9mm2大小的較大芯片可能導(dǎo)致遠高于50A的電流。然而，對于具有例如1000W的固定電功率的激光驅(qū)動器而言，以相對適度的電流操作是有益的。此外，從這樣的驅(qū)動器到VCSEL模塊和VCSEL模塊內(nèi)部的電氣連接的大小隨著操作電流按比例增大，并且變得越來越龐大、沉重且不靈活。
[0004]對于小VCSEL芯片而言，可通過并聯(lián)連接數(shù)個芯片并且串聯(lián)連接其它芯片裁制操作電流和電壓。然而，對于較大的芯片而言，電流是大小的限制因子，因為在芯片級上，所有VCSEL單元并聯(lián)操作。這隱含存在對VCSEL模塊內(nèi)部的VCSEL芯片的大小的一定限制，這種限制還約束VCSEL芯片的安裝過程的有效性。
[0005]因此，本發(fā)明的目標是提供更有效地提供上述種類的VCSEL模塊的可能性，尤其通過克服VCSEL芯片的大小的電流限制。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目標通過根據(jù)權(quán)利要求1的方法并且通過根據(jù)權(quán)利要求15的VCSEL模塊實現(xiàn)。
[0007]根據(jù)本發(fā)明，一種上述種類的方法包括以下步驟:
-將VCSEL芯片分為各自具有至少一個VCSEL單元的多個子陣列，
-串聯(lián)電氣連接所述子陣列中的至少一些。
[0008]在該上下文中，給定貫穿本申請有效的以下定義:
“VCSEL”是指豎直腔表面發(fā)射激光器，即一種具有垂直于發(fā)射表面的激光束發(fā)射的半導(dǎo)體激光二極管。所述激光二極管包括諧振器，該諧振器包括平行于晶片表面的兩個分布式布拉格(Bragg)反射器DBR反射鏡，該晶片表面具有包括用于在之間生成激光的一個或多個量子阱的有源(發(fā)光)區(qū)。平面DBR反射鏡包括具有交替的高和低折射率的層。每個層通常具有材料中的激光波長的四分之一的厚度，這產(chǎn)生99%以上的強度反射率。
[0009]術(shù)語“VCSEL單元”是指由沿著表面的邊界定界的單個激光發(fā)光元件，所述發(fā)光元件在操作中發(fā)射光，而跨過邊界的表面的相鄰區(qū)不發(fā)射光。因此，它也可以被標示為沿著表面的單個臺面，所述臺面在操作中發(fā)射光。
[0010]“ VCSEL模塊”可以包括一個或數(shù)個VCSEL芯片以及可能地其它元件，諸如VCSEL芯片接觸到其上的(基板)印刷電路板。在本描述和權(quán)利要求的上下文中，術(shù)語“VCSEL模塊”因此也被用作用于其自身上的單個VCSEL芯片的同義詞，無論它是否被組裝在諸如電路板的基板結(jié)構(gòu)上。
[0011]第一摻雜層和第二摻雜層也可以表征為VCSEL芯片的P層和η層。由于P層或η層二者可以許可激光通過，因而這兩個摻雜層被稱為第一和第二摻雜層。常常面向VCSEL芯片的下側(cè)定位η層，并且面向芯片的上側(cè)定位P層，還如圖中將示出的那樣。所述兩個類型的摻雜(半導(dǎo)體)層將被理解為不同類型的層，即如果第一摻雜層是η層，那么第二摻雜層將是P層，并且反之亦然。
[0012]根據(jù)本發(fā)明，VCSEL芯片現(xiàn)在分為所謂的子陣列。這些通過以下事實表征:不同子陣列的第一摻雜層自身之間和不同子陣列的第二摻雜層自身之間未直接電氣連接。而是，子陣列串聯(lián)，這意指一個子陣列的第一摻雜層電氣連接到鄰近(即相鄰)子陣列的第二摻雜層。這兩個子陣列因此進入串聯(lián)電路。
[0013]通過這一措施，可以大幅降低運行一個VCSEL芯片的所有VCSEL單元所必需的總電流，即降低到基本上等于串聯(lián)的子陣列數(shù)目的因子。因此，芯片的最大操作電流Imax (例如用于3 X 3mm大小的芯片的40Α)可以降低到Imax/n，其中η是串聯(lián)的子陣列數(shù)目。與將η個較小的芯片串聯(lián)安裝在基板上的先前技術(shù)相比較，其中例如η = 4，可以實現(xiàn)所有焊接步驟的75%的降低。此外，可以簡化放置步驟并且實際上可以消除線接合?？傊摯胧┦沟每赡軐⒏郪CSEL單元安裝在一個芯片上而不超過總體VCSEL系統(tǒng)(尤其是驅(qū)動器和電氣連接)的限制。可以大幅增加VCSEL芯片的大小，這使得安裝過程更方便并且甚至更安全:較大的VCSEL芯片意指需要安裝較少的芯片以實現(xiàn)相同的激光性能，并且因此必要的是較少的工作和較少的焊接。此外，由于鋸切道的減少，因而VCSEL芯片必要的晶片面積較小，整個VCSEL模塊的總體面積也一樣，這是因為單獨的VCSEL芯片之間存在較少的空氣間隙。
[0014]可通過根據(jù)本發(fā)明的上述過程制造根據(jù)本發(fā)明的VCSEL模塊。因此，它分為各自具有至少一個VCSEL單元的多個子陣列，該子陣列中的至少一些串聯(lián)電氣連接。可以注意至lj，VCSEL芯片可以包括不包括VCSEL單元的其它功能單元。這樣的單元在該上下文中不被視為子陣列。
[0015]從屬權(quán)利要求和以下描述公開了本發(fā)明的特別有利的實施例和特征。權(quán)利要求的特征可以組合以適合于達成其它實施例。在一個權(quán)利要求類別的上下文中描述的特征可以同樣適用于另一權(quán)利要求類別。
[0016]優(yōu)選地，在兩個(相鄰)子陣列之間，既提供兩個子陣列的第一摻雜層之間的隔離也提供兩個子陣列的第二摻雜層之間的隔離。因此，在一個子陣列的第一摻雜層與另一個子陣列的第二摻雜層之間單獨提供兩個子陣列之間的串聯(lián)連接。因此，兩個子陣列的兩個第一摻雜層之間和第二摻雜層之間的電氣隔離將這兩個子陣列彼此分開。因而，可以相應(yīng)地限定“子陣列”。
[0017]根據(jù)本發(fā)明的特別有利的實施例，子陣列的第一摻雜層和第二摻雜層二者從下側(cè)接觸。這隱含在沒有提供驅(qū)動VCSEL芯片的電氣接觸的復(fù)雜附加措施的情況下，VCSEL芯片可以組裝或者安裝到諸如電路板的板。為了良好的熱接觸，該板優(yōu)選地包括具有良好的熱常數(shù)的材料，并且VCSEL芯片需要被焊接到這些材料。在串聯(lián)連接的情況下，這意指優(yōu)選地在板上存在電氣隔離區(qū)以焊接單獨的子陣列。如果子陣列太小以致于焊料預(yù)成型難于使用，那么在這些區(qū)域上使用預(yù)應(yīng)用的焊料是特別方便的。因此，本發(fā)明還涉及焊接到具有這些所提及的特征中的一個(優(yōu)選地所有)的板的VCSEL模塊。如果相反，第一和第二摻雜層二者從上側(cè)(即光通過其發(fā)射的表面)或者從上側(cè)與下側(cè)之間的某處接觸，那么將需要采取附加的并且相當復(fù)雜的接觸措施。同樣還適用于其中僅兩個摻雜層中的一個從下側(cè)接觸并且另一個從別的地方接觸的任何變型。
[0018]如果第一子陣列的第一摻雜層通過與第一子陣列的第二摻雜層電氣隔離的通路(via)接觸到第二(即鄰近)子陣列的第二摻雜層，那么它是進一步特別有利的。在該上下文中的表達“通路”被用作用于本發(fā)明的上下文中的直通連接的同義詞。所述通路提供從下側(cè)向上側(cè)方向的簡單的直通連接并且將兩個子陣列串聯(lián)連接，從而通過第一摻雜層所位于的平面。出于該原因，僅來自一個子陣列的第一摻雜層可以與該通路接觸，而來自另一個子陣列的鄰近的第一摻雜層與該通路電氣隔離。
[0019]在該上下文中，產(chǎn)生通路的高度有利的過程是優(yōu)選的。該過程包括以下步驟:
a)提供具有第一表面和第二表面的中間襯底，在所述第二表面上按照以下順序沉積至少以下各層以便形成半成品VCSEL產(chǎn)品:
-第一摻雜層平面，其可能具有用于中間襯底與第一摻雜層平面之間的簡化電氣接觸的緩沖層，
-發(fā)光層平面，
-第二摻雜層平面。
[0020]此處，VCSEL芯片的標準豎直結(jié)構(gòu)被用作過程從其開始的產(chǎn)品?？梢宰鳛楝F(xiàn)成的復(fù)合材料提供這樣的標準結(jié)構(gòu)，或者可以通過其中上述層平面(和可能附加的層平面)例如外延生長在中間襯底上的涂敷過程完全地或部分地產(chǎn)生這樣的標準結(jié)構(gòu)。所述中間襯底可以例如是如通常也將被用于VCSEL產(chǎn)品的GaAs的薄膜或薄片或晶片。
[0021]b)結(jié)構(gòu)化發(fā)光層平面和第二摻雜層平面使得它們的延伸部限定若干VCSEL單元的延伸部。在該步驟中，限定了臺面，即裁制發(fā)光層平面和第二摻雜層平面二者使得它們的延伸部(即兩個結(jié)構(gòu)化平面中的至少一個的延伸部)基本上等于VCSEL單元或者臺面的延伸部。
[0022]c)提供結(jié)構(gòu)化的導(dǎo)電接觸結(jié)構(gòu)以用于在背離中間襯底的第二摻雜層平面的上側(cè)處電氣接觸(尤其是子陣列的)第二摻雜層。在該步驟中，提供用于上摻雜層平面的上側(cè)接觸。
[0023]d)在第二摻雜層平面的上側(cè)處添加透明載體材料。該載體材料(隨后將解釋其示例河以限定將通過其發(fā)射VCSEL單元的光的表面，該表面可以表征為輸出耦合面。它保護在中間層的方向上的下面各層并且還從中間襯底接管載體的功能，所述中間襯底之前具有該載體功能。
[0024]e)沿著它的主延伸部至少局部地(優(yōu)選完全地)移除中間襯底。必須在要放置通路的區(qū)中執(zhí)行中間襯底的移除。由于載體材料已經(jīng)從中間襯底接管載體的功能，因而中間襯底可以被完全移除(如果希望的話)，但是也可以部分地留在原地。完全移除是特別有利的，因為這樣尚未連同中間襯底一起移除的第一層的表面基本上是平面，這使得隨后接觸VCSEL芯片更容易。
[0025]f)產(chǎn)生通路?，F(xiàn)在可從中間襯底先前已位于的那一側(cè)，即從(即用于產(chǎn)生VCSEL芯片的半成品的)VCSEL芯片的下側(cè)引入通路。優(yōu)選地，通過蝕刻過程完成該通路的產(chǎn)生。
[0026]可以特別有利地在根據(jù)本發(fā)明的上述方法的上下文中使用該方法。然而，它一般可被用于產(chǎn)生任何VCSEL模塊的制造中的通路，所述VCSEL模塊包括具有上側(cè)和下側(cè)并且具有公共載體結(jié)構(gòu)上的多個VCSEL單元的至少一個VCSEL芯片，所述VCSEL單元包括面向下側(cè)的第一類型的第一摻雜層和面向上側(cè)的第二類型的第二摻雜層，由此產(chǎn)生通路。該通路然后將第二摻雜層連接到下側(cè)。因此，本發(fā)明一般地還涉及這樣的方法并且還涉及根據(jù)這樣的方法產(chǎn)生的VCSEL模塊。
[0027]因為在背離中間襯底的半成品的那一側(cè)提供結(jié)構(gòu)化的導(dǎo)電接觸結(jié)構(gòu)，所以VCSEL器件的下側(cè)實際上可被設(shè)計為平面的。這使得接觸特別容易，原因在于它允許在相同側(cè)上創(chuàng)建到第一和第二摻雜層的接觸，從而允許表面安裝的器件組件。此外，中間襯底(其將是根據(jù)現(xiàn)有技術(shù)的正常載體襯底)的缺失具有降低VCSEL芯片的那一側(cè)上的熱阻的優(yōu)點。因此，在VCSEL芯片的操作中所生成的熱要比現(xiàn)有技術(shù)容易得多地在它的下側(cè)處被運走。此夕卜，根據(jù)如先前段落中所概述的該通用原理所產(chǎn)生的VCSEL芯片可以用作以下兩個原理的替換方案:
a)所謂的底部發(fā)射器VCSEL模塊的倒裝芯片安裝:該原理是基于通過VCSEL模塊的下側(cè)發(fā)射激光，即這樣的一側(cè)包括在其上已沉積其它功能的VCSEL層平面(即第一摻雜層平面、發(fā)光層平面和第二摻雜層平面)的載體材料，例如GaAs。激光因此通過載體材料。該原理具有載體材料不傳送所有波長的激光的限制，例如GaAs對于920nm以下的波長而言是不透明的。
[0028]b)在VCSEL芯片的上側(cè)處不提供另一載體材料的情況下，在上述層平面的沉積之后諸如GaAs的載體材料的移除具有VCSEL芯片的機械構(gòu)造變得脆弱的缺點。
[0029]通過本發(fā)明提供的替換方案規(guī)避這些缺點，因此，關(guān)于產(chǎn)生過程以及安裝和/或操作期間VCSEL芯片/模塊的處置二者而言其是特別有利的。
[0030]此外，對于在步驟f )中產(chǎn)生通路而言，結(jié)構(gòu)化的接觸層可以沉積在與上側(cè)相對的載體材料的一側(cè)處。優(yōu)選地，(在具有串聯(lián)子陣列的VCSEL的制造的上下文中)對該結(jié)構(gòu)化的接觸層進行結(jié)構(gòu)化使得它包括第一區(qū)和第二區(qū)，所述第一區(qū)與一個子陣列的第一摻雜層電氣接觸，并且所述第二區(qū)與相同子陣列的第二摻雜層電氣接觸。一個子陣列的結(jié)構(gòu)化的接觸層的第一區(qū)和第二區(qū)從而彼此電氣隔離:結(jié)構(gòu)化的接觸層基本上分為兩個區(qū)以用于接觸第一摻雜層和第二摻雜層。這些區(qū)可以在焊接過程中被用來充當用于安裝芯片并將它電氣接觸到下面的電路板的接觸區(qū)域。在該上下文中，可以注意到，在子陣列串聯(lián)連接的情況下，僅第一子陣列處的一個接觸區(qū)域和該串的最后一個子陣列處的另一接觸區(qū)域需要電氣接觸到電路板。所有其它接觸區(qū)域需要與電路板電氣隔離但是焊接到它以用于熱接觸，以便在操作期間使VCSEL芯片冷卻。結(jié)構(gòu)化的接觸層的第二區(qū)可被視為通路的電氣連接并且提供到第二摻雜層的電氣接觸。
[0031]優(yōu)選地，在具有串聯(lián)子陣列的VCSEL的制造的上下文中，在通路中沉積隔離層，該隔離層沉積在結(jié)構(gòu)化的接觸層的第二區(qū)與第一摻雜層之間。這一般用于使該通路與(尤其是相同子陣列的)第一摻雜層隔離。因為通路延伸通過第一摻雜層(平面)的平面，所以這樣的附加隔離層是如何防止第一和第二摻雜層(平面)之間的短路的有效方式，尤其在相同的子陣列內(nèi)。
[0032]進一步優(yōu)選地，對導(dǎo)電接觸結(jié)構(gòu)進行結(jié)構(gòu)化使得它沿著它的主延伸部(即沿著它的主平面)分為彼此電氣隔離的多個單獨的導(dǎo)電接觸結(jié)構(gòu)。這些單獨的導(dǎo)電接觸結(jié)構(gòu)然后可以(在具有串聯(lián)子陣列的VCSEL的制造的上下文中)各自限定一個子陣列的接觸區(qū)。換句話說，導(dǎo)電接觸結(jié)構(gòu)沿著它的主延伸部進行劃分使得每個單獨的導(dǎo)電接觸結(jié)構(gòu)被指派給一個子陣列。通過使這些單獨的接觸結(jié)構(gòu)互相電氣隔離，實現(xiàn)了子陣列的第二摻雜層的接觸的劃分。
[0033]在步驟a)中，優(yōu)選地還在第一摻雜層平面與中間襯底之間提供蝕刻停止層。該蝕刻停止層用于停止其中中間襯底在限定的表面(即蝕刻停止層的表面)處被蝕刻掉的蝕刻過程。所述蝕刻停止層自身隨后可以優(yōu)選地通過蝕刻劑在附加的移除過程中被移除，這是由于它的化學(xué)和/或物理性質(zhì)基本上不蝕刻第一摻雜層平面。
[0034]優(yōu)選地，優(yōu)選通過使用光刻法執(zhí)行層的任何選擇性，即結(jié)構(gòu)化沉積。相反，優(yōu)選地通過蝕刻實現(xiàn)層的部分或者全面移除。在該上下文中，必須考慮到，VCSEL芯片的結(jié)構(gòu)以2至5 μ m范圍內(nèi)的精確度對準，這取決于半成品VCSEL產(chǎn)品是否從一側(cè)或者從任一側(cè)排他地處理。這意指例如在2 X 2 mm大小的VCSEL芯片上，可以組裝3300個數(shù)目的VCSEL單元。這隱含在層蝕刻或者激光燒蝕技術(shù)(然而其隱含更多的工作量和時間，這是為什么蝕刻是優(yōu)選的)中的區(qū)的移除由于它們的精確度而是最優(yōu)選的，同樣適用于層的光刻法選擇性沉積。
[0035]關(guān)于中間層的移除，這可以通過可替換地或者優(yōu)選附加地使用的不同技術(shù)來執(zhí)行。
[0036]根據(jù)第一技術(shù)，同樣通過蝕刻至少部分地移除中間襯底。這樣的蝕刻過程是基于得到確認的方法并且(尤其是結(jié)合蝕刻停止層的上述使用)在蝕刻之后導(dǎo)致明確限定的表面。
[0037]根據(jù)第二技術(shù)，通過磨削過程至少部分地移除中間襯底。這樣的磨削可以較快執(zhí)行并且不涉及危險化學(xué)品。因此它尤其適合于移除較大厚度的材料，如中間襯底的情況那樣。
[0038]優(yōu)選地，組合兩個技術(shù)，使得最優(yōu)選地第一移除過程是移除中間襯底的材料的主要部分的磨削過程，而第二移除過程是移除剩余部分的蝕刻過程。
[0039]關(guān)于載體材料，這優(yōu)選地包括半透明材料，優(yōu)選地對于VCSEL單元發(fā)射的光的波長而言透明的透明材料，尤其是晶片材料。該材料優(yōu)選地還提供有抗反射涂層以最小化歸因于內(nèi)部反射的出耦合損耗。激光通過載體材料的表面發(fā)射使得光通過載體材料。優(yōu)選地，半透明材料包括玻璃襯底，因為這是能夠以實際上任何期望的厚度和質(zhì)量獲取并且還容易連接到半成品VCSEL產(chǎn)品的其余部分的標準化材料。玻璃還是抵抗機械應(yīng)力并且可利用正常的半導(dǎo)體鋸切設(shè)備剪切或者切割的剛性材料。
[0040]載體材料優(yōu)選地通過結(jié)合、和/或填充過程添加到半成品VCSEL產(chǎn)品的其余部分。結(jié)合過程可以例如包括膠合過程。除膠合之外，可以使用其它技術(shù)，諸如直接結(jié)合、(激光選擇性)焊接、激光輔助結(jié)合。因此使用例如填充VCSEL單元的臺面之間的較低區(qū)(即間隙)的結(jié)合(例如膠合)和/或填充材料，使得載體材料可以均勻地應(yīng)用到半成品VCSEL產(chǎn)品。同時，該材料用作將載體材料連接到半成品VCSEL產(chǎn)品的其余部分的結(jié)合方式。由此，優(yōu)選地，在結(jié)合和/或填充過程中使用的結(jié)合和/或填充材料在固化之后基本上具有與載體材料相同的折射率。這樣，確保沒有由于結(jié)合/填充材料的光學(xué)擾動發(fā)生。
[0041]此外，載體材料可以供應(yīng)有在背離中間襯底的載體表面處的若干微透鏡。這些微透鏡基本上使它們的位置與VCSEL單元的位置相對應(yīng)并且因此聚焦從VCSEL單元發(fā)射的光。因此，優(yōu)選地定位微透鏡，使得它的中心點基本上正好在它被指派到的VCSEL單元的中心點上方。可以在添加載體材料之前應(yīng)用這樣的微透鏡，但是也可以在其之后應(yīng)用。這可以通過伴隨熱和/或壓力而將微透鏡的逆反模型(countershape)應(yīng)用到所述載體表面來實現(xiàn)。微透鏡還可以包括沉積在所述載體表面上的附加層并且在該附加層的固化期間進行成形。
[0042]如上所述，如果在中間襯底的移除之后，在背離上側(cè)的載體材料的那一側(cè)處提供基本上平坦的平面表面，那么對于進一步的接觸步驟而言是特別有利的。已提及實現(xiàn)這一點的數(shù)個措施，它們當中包括中間襯底直到蝕刻停止層的移除和結(jié)構(gòu)化的接觸層從上方的沉積。

【專利附圖】

【附圖說明】
[0043]圖1示出了根據(jù)本發(fā)明的用于產(chǎn)生VCSEL芯片的半成品VCSEL產(chǎn)品的一部分的剖視圖，其處于第一產(chǎn)生狀態(tài)中，
圖2示出了處于第二產(chǎn)生狀態(tài)中的相同部分的剖視圖，
圖3示出了處于第三產(chǎn)生狀態(tài)中的相同部分的剖視圖，
圖4示出了處于第四產(chǎn)生狀態(tài)中的相同部分的剖視圖，
圖5示出了處于第五產(chǎn)生狀態(tài)中的相同部分的剖視圖，
圖6示出了根據(jù)本發(fā)明的第一實施例的VCSEL芯片的剖視圖，
圖7示出了根據(jù)本發(fā)明的第二實施例的VCSEL芯片的剖視圖，
圖8示出了圖6的VCSEL芯片的頂視圖，
圖9示出了根據(jù)本發(fā)明的第三實施例的VCSEL芯片的頂視圖。
[0044]在附圖中，同樣的數(shù)字自始至終是指同樣的對象。圖中的對象不一定按比例繪制。

【具體實施方式】
[0045]圖1示出了根據(jù)本發(fā)明的實施例的、用于產(chǎn)生VCSEL芯片(即也用于產(chǎn)生VCSEL模塊)的半成品VCSEL產(chǎn)品13的一部分。
[0046]半成品VCSEL產(chǎn)品13具有上側(cè)U和下側(cè)L。它以從下側(cè)L到上側(cè)U的給定順序包括:具有第一下表面S1和第二上表面S2的中間襯底1、第二表面S2上的蝕刻停止層3、導(dǎo)電緩沖層5、第一摻雜層平面7、發(fā)光層平面9以及第二摻雜層平面11。第一摻雜層平面7和第二摻雜層平面11隨后將用作反射鏡以形成VCSEL芯片的豎直腔。由于它們還需要用作電氣接觸，因而在這種情況下，它們由具有交替的折射率的層制成，即例如具有適配于所發(fā)射的波長的厚度的GaAs或AlGaAs，出于該目的它們通過Si和C進行摻雜。
[0047]在該實施例中，第一摻雜層平面7構(gòu)成半導(dǎo)體η層平面7，而第二摻雜層平面11構(gòu)成半導(dǎo)體P層平面11。
[0048]中間襯底I可以包括典型地具有400至600 μ m厚度的GaAs。蝕刻停止層3包括不同于中間襯底I的材料。選擇它的材料，使得典型地可被用來蝕刻中間襯底I的材料的濕法或干法蝕刻劑將較少地影響蝕刻停止層，從而使蝕刻停止層的蝕刻速率基本上較低，即至少是中間襯底I的蝕刻速率的一半，優(yōu)選地小于90%。充當接觸層的緩沖層5也可以包括GaAs并且優(yōu)選地非常薄，即小于5 μ m。
[0049]η層平面7和P層平面11被實現(xiàn)為摻雜分布式布拉格反射器的層，使得當電流從η型層平面7流到P型層平面11時，發(fā)光層平面9將發(fā)射光，所述光然后在布拉格反射器之間反射并且在上側(cè)U處選擇性地耦合出。
[0050]圖2示出了在數(shù)個附加的制造步驟之后的半成品VCSEL產(chǎn)品13的第二狀態(tài):現(xiàn)在已借助于局部蝕刻過程局部地移除發(fā)光層平面9和P層平面11以形成三個臺面20。出于此目的，已使用蝕刻過程的結(jié)果的內(nèi)聯(lián)控制，要么是通過控制用于蝕刻的時間要么是通過諸如使用激光束測量剩余的η層平面的高度的光學(xué)測量技術(shù)。結(jié)果是，P層平面11和發(fā)光層平面9在臺面20外部的區(qū)域中被完全移除，而η層平面7僅被部分移除并且保留完整無缺的完整層平面。相反，發(fā)光層平面9已分為數(shù)個發(fā)光層21，并且P型層平面已分為數(shù)個P型層23或第二層23。因此，在發(fā)光層21和P型層23 二者位于其中的那些區(qū)中形成臺面20。
[0051]然后，在P型層23的頂部已沉積環(huán)接觸17。這也可以在臺面20的蝕刻之前完成。一般而言，通過選擇環(huán)接觸17的相符層組合物實現(xiàn)到P型層23的低歐姆接觸(如實際上也應(yīng)當是用于η型層平面的接觸的那樣)。這已借助于光刻過程實現(xiàn)，其中光刻層已沉積在半成品VCSEL產(chǎn)品13的整個上側(cè)U之上并且然后在其中要放置環(huán)接觸17的區(qū)中發(fā)展。在該區(qū)中，然后已移除光刻層，然后已執(zhí)行整個上側(cè)U之上的金屬化過程，并且光刻層的剩余部分已在洗滌過程中在環(huán)接觸17的區(qū)外部的半成品VCSEL產(chǎn)品13的所有那些區(qū)中被洗掉。因此，金屬化僅保留在該特有區(qū)中，環(huán)接觸17因此是P型層23的頂部上的局部環(huán)形金屬化。
[0052]在環(huán)接觸17的沉積之后，例如聚酰胺、二氧化硅或氮化硅的隔離層15已沉積在η層平面7和從它們的外邊緣直到環(huán)接觸17的P型層23的那部分之上。已使用另一光刻過程沉積隔離層，這可能伴隨蝕刻過程。除隨后將通過其耦合出激光的臺面20的那個區(qū)和環(huán)形接觸17的一部分之外，隔離層15因此在該步驟中覆蓋上側(cè)U上的所有半成品VCSEL產(chǎn)品13。
[0053]最后，在圖2中可以看到，已又使用光刻過程伴隨金屬導(dǎo)電接觸結(jié)構(gòu)19的氣相沉積將結(jié)構(gòu)化的導(dǎo)電接觸結(jié)構(gòu)19沉積在隔離層15之上，所述接觸結(jié)構(gòu)19具有低阻抗，即到環(huán)接觸17的金屬接觸。臺面20中的發(fā)光區(qū)也未被該導(dǎo)電接觸結(jié)構(gòu)19覆蓋，以及可在圖的左側(cè)看到的小間隙25。在該上下文中可以注意到，可以將相同或者類似樣式和結(jié)構(gòu)的更多部分對準到半成品VCSEL產(chǎn)品13的該部分的左側(cè)和右側(cè)二者。圖1至5中描繪的部分因此僅示出VCSEL芯片的一個單個子陣列的構(gòu)造。小間隙25從而用于將一個子陣列的結(jié)構(gòu)化的導(dǎo)電接觸結(jié)構(gòu)19與鄰近一個子陣列的結(jié)構(gòu)化的導(dǎo)電接觸結(jié)構(gòu)19分離，使得結(jié)果是數(shù)個單獨的導(dǎo)電接觸結(jié)構(gòu)(參見圖6)。
[0054]圖3示出了下一產(chǎn)生狀態(tài)中的半成品VCSEL產(chǎn)品13:現(xiàn)在，透明載體襯底29 (此處為200至1000 μ m厚度的玻璃晶片29)已添加到半成品VCSEL產(chǎn)品13的上側(cè)并且借助于填充和結(jié)合材料27黏附到它。填充和結(jié)合材料27既將玻璃晶片29黏附到半成品VCSEL產(chǎn)品13下部的其它層又還填充臺面20之間的間隙。在固化之后，填充和結(jié)合材料27基本上具有與它上方的玻璃晶片29相同的折射率，使得它不產(chǎn)生任何光學(xué)擾動。在背離中間襯底I的玻璃晶片29的上表面S3上，布置微透鏡31的陣列，該微透鏡31放置在臺面20上方以便聚焦和/或準直來自操作中的臺面20的激光。
[0055]圖4示出了在移除中間襯底I的同時的半成品VCSEL產(chǎn)品13:在第一步驟中，通過磨削過程已大幅降低了它的厚度。然而，該背部磨削過程在到達并且暴露蝕刻停止層3之前結(jié)束。然后，通過蝕刻移除中間襯底I的剩余部分(未示出)。
[0056]圖5示出了在蝕刻停止層3也已被移除使得現(xiàn)在緩沖層5以基本上平坦的平面表面S4暴露之后的半成品VCSEL廣品13。取代于現(xiàn)在已被完全移除的中間襯底I，載體材料29承載完整的半成品VCSEL產(chǎn)品13。
[0057]圖6示出了根據(jù)本發(fā)明的實施例的完整的VCSEL芯片33。示出了全部已以如參考先前附圖解釋的方式預(yù)產(chǎn)生的數(shù)個子陣列39a，39b，39c。為了完成接觸結(jié)構(gòu)并將VCSEL芯片100分為子陣列39a，39b，39c，數(shù)個附加的步驟已是必要的:
已產(chǎn)生通路37，37’，其中左通路37不用來將左子陣列39a連接到另一子陣列。其它的兩個通路37’將中間和右側(cè)的子陣列39b，39c連接到它們左側(cè)的鄰近子陣列39a，39b。
[0058]已通過蝕刻過程產(chǎn)生通路37，37’，即通過所謂的活性離子蝕刻，即將電離氣體用作蝕刻劑的干法蝕刻過程。在該蝕刻過程之前，保護性漆層已沉積在緩沖層5的表面S4上(參見圖5)。然后，蝕刻通路37，37’以通過緩沖層5、η層平面7和隔離層15。可替換地，還可以結(jié)構(gòu)化隔離層15，使得在將產(chǎn)生通路37，37’的區(qū)域中不存在隔離層15。選擇蝕刻劑使得它不影響單獨的導(dǎo)電接觸結(jié)構(gòu)19a，19b，19c，從而使這些基本上保留未被蝕刻。結(jié)果是，每個子陣列39a，39b，39c包括一個η型層或者從η型層平面7產(chǎn)生的第一類型層50，其現(xiàn)在已被通路37，37’分離。對于該處理步驟而言，在緩沖層5與η型層7之間或者在η型層7與活性層9之間還可以存在附加的蝕刻停止層。此外，在產(chǎn)生通路37，37’的該步驟期間，可以圍繞每個子陣列39a，39b，39c蝕刻溝槽以防止通過緩沖層5和η型層平面7的捷徑。出于分離目的，例如通過沿著一些子陣列鋸切，人員通常創(chuàng)建所謂的切割道，其中移除VCSEL芯片33的所有層以避免VCSEL芯片邊緣上的所謂的“碎屑”和該區(qū)中的層的剝皮。因此優(yōu)選地，移除優(yōu)選地除隔離層51之外的所有沉積層。
[0059]接下來，已提供隔離材料51，其經(jīng)由η型層、η型層50和緩沖層5 (其也已類似于η型層平面7那樣被分離)橋接單獨的導(dǎo)電接觸結(jié)構(gòu)19a，19b，19c之間的通路37，37’的區(qū)。然而，隔離材料不覆蓋緩沖層的整個平面表面S4,而是它的小部分。
[0060]在最后的光刻沉積過程中，結(jié)構(gòu)化的接觸層41已沉積在VCSEL芯片33的底側(cè)L處。對該接觸層41進行結(jié)構(gòu)化，使得它包括通過間隙53彼此分離的數(shù)個分離的接觸區(qū)43，45，47，49。第一接觸區(qū)43許可與第一子陣列39a的p型層23電接觸。第二接觸區(qū)45將第一子陣列39a的η型層50與第二(即鄰近的)子陣列39b的p型層23電氣連接。第三接觸區(qū)47將第二子陣列39a的η型層50與第三子陣列39c的p型層23電氣連接。第四接觸區(qū)49許可與第三子陣列39c的η型層23電接觸。換句話說:通過使VCSEL芯片33在左側(cè)經(jīng)由第一接觸區(qū)43與電源的第一極并且在右側(cè)經(jīng)由第四接觸區(qū)49與電源的第二極接觸，正確極性的電流將流經(jīng)已由臺面20限定的所有VCSEL單元55。由此，電流將并聯(lián)流過子陣列39a，39b，39c中的每一個的VCSEL單元55，而子陣列39a，39b，39c它們自身之間已經(jīng)處于串聯(lián)狀態(tài)，這在具有三個子陣列39a，39b，39c的該情況中將電流量減少為三分之
O
[0061]在結(jié)構(gòu)化的導(dǎo)電接觸結(jié)構(gòu)19的間隙25與結(jié)構(gòu)化的接觸層41的間隙53之間，存在其中VCSEL單元55的操作不可能的隔離區(qū)57。該隔離或無源區(qū)57用作用于通路37，37’的接觸區(qū)以及子陣列39a，39b，39c之間的劃分區(qū)。
[0062]可以注意到，在VCSEL芯片33的左側(cè)，實現(xiàn)通路37使得排他地到P型層23的接觸是可能的。因此，該通路37構(gòu)成VCSEL芯片33的開始接觸，而在右側(cè)可以布置附加的子陣列。
[0063]圖7以頂視圖和剖視圖示出了根據(jù)本發(fā)明的實施例的VCSEL模塊100的VCSEL芯片33。VCSEL芯片33包括彼此分離并且同時以與參考先前附圖所示相同的方式彼此串聯(lián)連接的兩個子陣列39a，39b。在子陣列39a，39b之間以及沿著它們周邊的所有地方存在如參考圖6所描述的隔離區(qū)57。在其對準方式對應(yīng)于頂視圖的剖視圖中，還示出了基板印刷電路板60，其具有裝備了焊料以用于接觸上方的VCSEL芯片33的對應(yīng)接觸區(qū)43，45，47的金屬墊接觸61，63，65。左金屬墊接觸61和右金屬墊接觸65，即最外面的金屬墊接觸61，65還經(jīng)由線64，62接觸到電源的兩個極(未示出)。因此，通過將具有它的兩個子陣列39a，39b的VCSEL芯片33焊接到基板印刷電路板60，產(chǎn)生了根據(jù)本發(fā)明的VCSEL模塊100。
[0064]圖8以頂視圖示出了圖6的VCSEL芯片33，其中描繪了芯片結(jié)構(gòu)的以下一些元件，即VCSEL單元55、通路37’以及將接觸區(qū)43，45，47，49和單獨的導(dǎo)電接觸結(jié)構(gòu)19a，19b，19c分離的間隙25，53?？捎^察到，通路37’和間隙25，53全部沿著子陣列39a，39b，39c之間的邊界的長度行進。它們一起構(gòu)成電路連接區(qū)59，其用來使子陣列39a，39b，39c處于串聯(lián)電路狀態(tài)。
[0065]這樣的電路連接區(qū)59需要布置在處于串聯(lián)狀態(tài)的VCSEL芯片33的任何子陣列之間。由此，電路連接區(qū)59的位置不一定需要如圖8的實施例中的情況那樣僅沿著一條直線。而是，如圖9中所示，這樣的串聯(lián)連接還可以以子陣列39a，39b，39c，39d，39e，39f，39g，39h，39i 的更復(fù)雜布置實現(xiàn)，其中子陣列 39a，39b，39c，39d，39e，39f，39g，39h，39i 之間的串聯(lián)連接具有環(huán)繞形狀。通過電路連接區(qū)59a，59b，59c，59d，59e，59f，59g，59h將子陣列39a，39b，39c，39d，39e，39f，39g，39h，39i互連。雖然最低的前三個子陣列39a, 39b,39c沿著從右到左的直線與它們之間的前兩個電路連接區(qū)59a，59b對準，但是第三電路連接區(qū)59c垂直地指向先前的兩個并且提供在向上方向到第四子陣列39d的接觸。從那里起，接下來的子陣列39d，39e，39f的接觸沿著從左到右的另一直線行進，其中又實現(xiàn)經(jīng)由第六電路連接區(qū)59f的向上接觸。因此，從電源67經(jīng)由接觸線59，62，VCSEL芯片33以及因此VCSEL模塊100得以接觸，并且然后電流沿著所有子陣列39a，39b，39c，39d，39e，39f，39g，39h，39i串聯(lián)行進，無論它們是以并排方式還是從一行到下一行進行連接。
[0066]一般地，電路連接區(qū)59可以如此處的情況這樣在沿著互連行的定向上進行布置，但是也可以在沿著互連列或者實際上沿著更復(fù)雜的蜿蜒形狀等等的定向上進行布置，這主要取決于最好的接觸斑點以及單獨的VCSEL芯片的整體形狀。
[0067]雖然已經(jīng)以優(yōu)選實施例及其變型的形式公開了本發(fā)明，但是將理解，可以對其進行很多附加的修改和變型而不脫離本發(fā)明的范圍。例如，根據(jù)本發(fā)明的VCSEL芯片可以包括更多的層，并且根據(jù)本發(fā)明的VCSEL模塊常常包括并聯(lián)或者串聯(lián)連接的數(shù)個VCSEL芯片。此外，一些子陣列也可以并聯(lián)而不是串聯(lián)連接。
[0068]出于清楚的緣故，應(yīng)該理解，貫穿本申請的“一”或“一個”的使用不排除多個，并且“包括”不排除其它步驟或者元件。
【權(quán)利要求】
1.一種制造VCSEL模塊(100)的方法，所述VCSEL模塊(100)包括具有上側(cè)(U)和下偵U(L)并且具有公共載體結(jié)構(gòu)(35)上的多個VCSEL單元(55)的至少一個VCSEL芯片(33)，所述VCSEL單元(55)包括面向所述下側(cè)(L)的第一類型的第一摻雜層(50)和面向所述上偵儀U)的第二類型的第二摻雜層(23)，所述方法包括以下步驟: -將所述VCSEL芯片(33)分為各自具有至少一個VCSEL單元(55)的多個子陣列(39a，39b,39c,39d,39e,39f,39g,39h, 39i)， -將所述子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)中的至少一些串聯(lián)電氣連接。
2.根據(jù)權(quán)利要求1所述的方法，其中在兩個子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)之間提供所述兩個子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)的第一摻雜層(50)之間和所述兩個子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)的第二摻雜層(23)之間二者的隔離(51，53)。
3.根據(jù)權(quán)利要求1或2所述的方法，其中子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)的第一摻雜層(50)和第二摻雜層(23) 二者從所述下側(cè)(L)接觸。
4.根據(jù)前述權(quán)利要求中的任一項所述的方法，其中第一子陣列(39a)的第一摻雜層(50)通過通路(37’)接觸到第二子陣列(39b)的第二摻雜層(23)，所述通路(37’)與所述第一子陣列(39a)的第二摻雜層(23)電氣隔離。
5.一種特別根據(jù)權(quán)利要求4的制造VCSEL模塊(100)的方法，所述VCSEL模塊(100)包括具有上側(cè)(U)和下側(cè)(L)并且具有公用載體結(jié)構(gòu)(35)上的多個VCSEL單元(55)的至少一個VCSEL芯片(33)，所述VCSEL單元(55)包括面向所述下側(cè)(L)的第一類型的第一摻雜層(50)和面向所述上側(cè)(U)的第二類型的第二摻雜層(23)，其中通路(37，37’)通過以下步驟產(chǎn)生: a)提供具有第一表面(S1)和第二表面(S2)的中間襯底(I)，在所述第二表面(S2)上按照以下順序沉積至少以下各層以形成半成品VCSEL產(chǎn)品(13): -第一摻雜層平面(7)， -發(fā)光層平面(9)， -第二摻雜層平面(11)， b)對所述發(fā)光層平面(9)和所述第二摻雜層平面(11)進行結(jié)構(gòu)化使得它們的延伸部限定若干VCSEL單元(55)， c)提供結(jié)構(gòu)化的導(dǎo)電接觸結(jié)構(gòu)(19)以用于在背離所述中間襯底(I)的所述第二摻雜層平面(11)的上側(cè)處電氣接觸所述第二摻雜層(23)， d)在所述第二摻雜層平面(11)的上側(cè)處添加載體材料(29)， e)至少局部地移除所述中間襯底(I)， f)產(chǎn)生所述通路(37，37’)。
6.根據(jù)權(quán)利要求5所述的方法，其中結(jié)構(gòu)化的接觸層(41)沉積在與所述上側(cè)(U)相對的所述載體材料(29)的一側(cè)處，對所述結(jié)構(gòu)化的接觸層(41)進行結(jié)構(gòu)化使得它包括第一區(qū)(45 ；47 ;49)和第二區(qū)(43 ；45 ;47)，所述第一區(qū)(45 ；47 ；49)與一個子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)的第一摻雜層(50)電氣接觸，并且所述第二區(qū)(43 ；45 ；47)與相同子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)的第二摻雜層(23)電氣接觸，一個子陣列(39a，39b，39c，39d，39e，39f，39g，39h，39i)的結(jié)構(gòu)化的接觸層(41)的第一區(qū)(45 ；47 ;49)和第二區(qū)(43 ；45 ;47)彼此電氣隔離。
7.根據(jù)權(quán)利要求6所述的方法，其中在所述通路(37，37’)中沉積結(jié)構(gòu)化的隔離層(51)。
8.根據(jù)權(quán)利要求5或7中的任一項所述的方法，其中對所述導(dǎo)電接觸結(jié)構(gòu)(19)進行結(jié)構(gòu)化使得它沿著它的主延伸部分為彼此電氣隔離的多個單獨的導(dǎo)電接觸結(jié)構(gòu)(19a，19b，19c)。
9.根據(jù)權(quán)利要求5至8中的任一項所述的方法，其中在所述第一摻雜層平面(7)和所述中間襯底(I)之間提供蝕刻停止層(3 )。
10.根據(jù)權(quán)利要求5至9中的任一項所述的方法，其中所述載體材料(29)包括半透明材料，優(yōu)選地對于所述VCSEL單元所發(fā)射的光的波長而言透明的材料。
11.根據(jù)權(quán)利要求5至10中的任一項所述的方法，其中通過結(jié)合和/或填充過程添加所述載體材料(29)。
12.根據(jù)權(quán)利要求11所述的方法，其中在所述結(jié)合和/或填充過程中使用的結(jié)合和/或填充材料(27)在固化之后具有基本上與所述載體材料(29)相同的折射率。
13.根據(jù)權(quán)利要求5至12中的任一項所述的方法，其中所述載體材料(29)在背離所述中間襯底(I)的載體表面(S3)處供應(yīng)有若干微透鏡(31)。
14.根據(jù)權(quán)利要求5至13中的任一項所述的方法，其中在所述中間襯底(I)的移除之后，在背離所述上側(cè)(U)的所述載體材料(29)的那一側(cè)提供基本上平坦的平面表面(S4)。
15.—種VCSEL模塊(100)，其包括具有上側(cè)(U)和下側(cè)(L)并且具有公用載體結(jié)構(gòu)(35)上的多個VCSEL單元(55)的至少一個VCSEL芯片(33)，所述VCSEL單元(55)包括面向所述下側(cè)(L)的第一類型的第一摻雜層(50)和面向所述上側(cè)(U)的第二類型的第二摻雜層(23)，其中所述VCSEL芯片(33)分為各自具有至少一個VCSEL單元(55)的多個子陣列(39a, 39b, 39c, 39d, 39e, 39f，39g, 39h, 39i),所述子陣列(39a，39b, 39c, 39d, 39e, 39f，39g,39h，39i)中的至少一些串聯(lián)電氣連接。
【文檔編號】H01S5/40GK104170188SQ201380013854
【公開日】2014年11月26日 申請日期:2013年2月22日 優(yōu)先權(quán)日:2012年3月14日
【發(fā)明者】S.格羅恩博爾恩, A.普魯伊姆博姆, R.L.杜莫林, M.米勒 申請人:皇家飛利浦有限公司