半導(dǎo)體器件的制作方法
【專利摘要】本實(shí)用新型揭示了一種半導(dǎo)體器件，包括襯底，所述襯底至少包括有N阱及STI；所述襯底上形成有柵極多晶硅，所述柵極多晶硅覆蓋部分所述N阱及部分STI；所述N阱上形成有第一應(yīng)力層和第二應(yīng)力層，所述第一應(yīng)力層覆蓋所述柵極多晶硅位于所述N阱上的部分；所述第二應(yīng)力層覆蓋所述第一應(yīng)力層外的其他區(qū)域；其中，所述第一應(yīng)力層在L方向提供壓應(yīng)力，所述第二應(yīng)力層在W方向提供拉應(yīng)力。本器件能夠進(jìn)一步提升PMOS的遷移率，從而提高器件的性能。
【專利說明】半導(dǎo)體器件
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及半導(dǎo)體制造領(lǐng)域，特別是涉及一種半導(dǎo)體器件。
【背景技術(shù)】
[0002]在先進(jìn)的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)產(chǎn)業(yè)中，隨著22nm及更小尺寸的到來，以及電子行業(yè)對(duì)產(chǎn)品性能需求的日益提高，業(yè)內(nèi)需要盡可能的提高NMOS和PMOS的性能，以獲得一席之地。
[0003]目前的情況是，PMOS的飽和電流要比NMOS低，于是PMOS的性能成為制約CMOS整體性能的一個(gè)因素。這是由于空穴的遷移率要比電子的遷移率差。因此，例如應(yīng)力技術(shù)被運(yùn)用到CMOS工藝中，以希望得到理想的器件。
[0004]在現(xiàn)有工藝中，對(duì)于NMOS而言，通常是采用施加拉應(yīng)力的方法，而對(duì)于PMOS而言，則是采用施加壓應(yīng)力的方法，例如在NMOS中，填充SiC，在PMOS中，填充SiGe，或者在NMOS中形成拉應(yīng)力層(通常為contact etch stop layer, CESL),在PMOS中形成壓應(yīng)力層(通常為double stress layer,DSL),以分別產(chǎn)生拉應(yīng)力和壓應(yīng)力，從而達(dá)到提高遷移率的效果。
[0005]上述方法確實(shí)對(duì)提高器件的性能起到了較佳的作用，然而如何在此基礎(chǔ)上進(jìn)一步改善，以期進(jìn)一步提高器件性能，是所需要解決的。
實(shí)用新型內(nèi)容
[0006]本實(shí)用新型的目的在于，提供一種半導(dǎo)體器件，以提高PMOS的遷移率，提升產(chǎn)品的性能。
[0007]為解決上述技術(shù)問題，本實(shí)用新型提供一種半導(dǎo)體器件，包括:
[0008]襯底，所述襯底至少包括有N阱及STI ;所述襯底上形成有柵極多晶硅，所述柵極多晶硅覆蓋部分所述N阱及部分STI ;所述N阱上形成有第一應(yīng)力層和第二應(yīng)力層，所述第一應(yīng)力層覆蓋所述柵極多晶硅位于所述N阱上的部分；所述第二應(yīng)力層覆蓋所述第一應(yīng)力層外的其他區(qū)域；其中，所述第一應(yīng)力層在L方向提供壓應(yīng)力，所述第二應(yīng)力層在W方向提供拉應(yīng)力。
[0009]可選的，對(duì)于所述的半導(dǎo)體器件，所述第一應(yīng)力層為DSL層。
[0010]可選的,對(duì)于所述的半導(dǎo)體器件,所述DSL層的厚度為15-40nm。
[0011]可選的，對(duì)于所述的半導(dǎo)體器件，所述第二應(yīng)力層為CESL層。
[0012]可選的，對(duì)于所述的半導(dǎo)體器件，所述CESL層的厚度為15_40nm。
[0013]可選的，對(duì)于所述的半導(dǎo)體器件，所述柵極多晶硅兩側(cè)形成有側(cè)墻，所述CESL層覆蓋所述側(cè)墻。
[0014]可選的，對(duì)于所述的半導(dǎo)體器件，所述N阱中柵極多晶硅兩側(cè)形成有源漏極。
[0015]可選的，對(duì)于所述的半導(dǎo)體器件，所述襯底還包括P阱，所述P阱與N阱通過所述STI隔離，所述P阱上形成有柵極多晶硅，所述第二應(yīng)力層還覆蓋所述P阱。
[0016]與現(xiàn)有技術(shù)相比，本實(shí)用新型提供的半導(dǎo)體器件，在N阱上的柵極多晶硅上形成了兩種應(yīng)力層，從而使得第一應(yīng)力層在L方向產(chǎn)生壓應(yīng)力，第二應(yīng)力層在W方向產(chǎn)生拉應(yīng)力。相比現(xiàn)有技術(shù)，能夠進(jìn)一步提高PMOS的遷移率。更加顯著的，本實(shí)用新型由于是所述第一應(yīng)力層提供壓應(yīng)力，所述第二應(yīng)力層提供拉應(yīng)力，對(duì)于溝道寬度較窄的PMOS起到的作用尤為明顯。
【專利附圖】

【附圖說明】
[0017]圖1-圖3為本實(shí)用新型一實(shí)施例中半導(dǎo)體器件在制造過程中器件結(jié)構(gòu)的L方向的截面圖；
[0018]圖4為本實(shí)用新型一實(shí)施例中半導(dǎo)體器件的N阱區(qū)域的俯視圖；
[0019]圖5為本實(shí)用新型一實(shí)施例中半導(dǎo)體器件的N阱區(qū)域的W方向的截面圖；
[0020]圖6為本實(shí)用新型一實(shí)施例中半導(dǎo)體器件的N阱區(qū)域的L方向的截面圖。
【具體實(shí)施方式】
[0021]下面將結(jié)合示意圖對(duì)本實(shí)用新型的半導(dǎo)體器件進(jìn)行更詳細(xì)的描述，其中表示了本實(shí)用新型的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本實(shí)用新型，而仍然實(shí)現(xiàn)本實(shí)用新型的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本實(shí)用新型的限制。
[0022]為了清楚，不描述實(shí)際實(shí)施例的全部特征。在下列描述中，不詳細(xì)描述公知的功能和結(jié)構(gòu)，因?yàn)樗鼈儠?huì)使本實(shí)用新型由于不必要的細(xì)節(jié)而混亂。應(yīng)當(dāng)認(rèn)為在任何實(shí)際實(shí)施例的開發(fā)中，必須做出大量實(shí)施細(xì)節(jié)以實(shí)現(xiàn)開發(fā)者的特定目標(biāo)，例如按照有關(guān)系統(tǒng)或有關(guān)商業(yè)的限制，由一個(gè)實(shí)施例改變?yōu)榱硪粋€(gè)實(shí)施例。另外，應(yīng)當(dāng)認(rèn)為這種開發(fā)工作可能是復(fù)雜和耗費(fèi)時(shí)間的，但是對(duì)于本領(lǐng)域技術(shù)人員來說僅僅是常規(guī)工作。
[0023]在下列段落中參照附圖以舉例方式更具體地描述本實(shí)用新型。根據(jù)下面說明和權(quán)利要求書，本實(shí)用新型的優(yōu)點(diǎn)和特征將更清楚。需說明的是，附圖均采用非常簡(jiǎn)化的形式且均使用非精準(zhǔn)的比例，僅用以方便、明晰地輔助說明本實(shí)用新型實(shí)施例的目的。
[0024]本實(shí)用新型的核心思想在于，在PMOS的不同方向上，形成不同的應(yīng)力層，具體是在柵極多晶硅的寬度(W)方向(即垂直源漏極連線方向)上沉積提供拉應(yīng)力，在長(zhǎng)度(L)方向(即源漏極連線方向)提供壓應(yīng)力，進(jìn)一步的提高PMOS的遷移率。
[0025]以下列舉所述半導(dǎo)體器件的較優(yōu)實(shí)施例，以清楚說明本實(shí)用新型的內(nèi)容，應(yīng)當(dāng)明確的是，本實(shí)用新型的內(nèi)容并不限制于以下實(shí)施例，其他通過本領(lǐng)域普通技術(shù)人員的常規(guī)技術(shù)手段的改進(jìn)亦在本實(shí)用新型的思想范圍之內(nèi)。
[0026]請(qǐng)結(jié)合圖1-圖6，具體說明本實(shí)用新型的半導(dǎo)體器件。
[0027]如圖1所示，提供襯底I，所述襯底I至少包括有N阱11、P阱12及淺溝道隔離(STI)2，所述STI2將N阱11和P阱12隔離；所述襯底I上形成有柵極多晶硅3，所述柵極多晶硅3覆蓋部分所述N阱11、P阱12及部分STI2，具體可以結(jié)合圖4，圖4為N阱11區(qū)域的俯視圖，圖1是在制造過程中沿L方向的剖視圖，可知，所述STI2圍繞著柵極多晶硅3及其兩側(cè)的源漏極S/D，所述柵極多晶硅3左右兩端覆蓋在部分STI2上，繼續(xù)參考圖1，所述柵極多晶硅3的兩側(cè)例如還可以形成有側(cè)墻，以及所述柵極多晶硅3與襯底I之間還可以形成有襯墊層等。[0028]如圖2所示，在所述襯底上形成第二應(yīng)力層4，所述第二應(yīng)力層4覆蓋N阱11、P阱12、STI2及柵極多晶硅3，所述第二應(yīng)力層4用于提供拉應(yīng)力，優(yōu)選為CESL層，可以采用沉積工藝完成，其厚度范圍可以是15-40nm。
[0029]然后，如圖3所示，在P阱12上形成遮蔽層5，覆蓋整個(gè)P阱12區(qū)域，暴露出N阱
11。接著，采用刻蝕工藝去除N阱11中的部分第二應(yīng)力層4。請(qǐng)結(jié)合圖4，例如可以采用PMOS的有源區(qū)光罩，先進(jìn)行一次光刻工藝，在襯底I上形成一層圖案化的光阻，然后利用所述圖案化的光阻在N阱11上進(jìn)行刻蝕開口，去除部分第二應(yīng)力層4。
[0030]如圖4中，所述開口為左右兩側(cè)的STI2之間的區(qū)域，該開口至少使得位于STI2之間的柵極多晶硅3 (即位于N阱上的柵極多晶硅3)及源漏極S/D暴露出來，此時(shí)，位于STI2上的柵極多晶硅3依然被第二應(yīng)力層4覆蓋，然后形成第一應(yīng)力層6。請(qǐng)結(jié)合圖5及圖6，其分別為圖4中沿W方向的截面圖及沿L方向的截面圖。所述第一應(yīng)力層6至少覆蓋所述柵極多晶硅3位于所述N阱上的部分以及源漏極S/D，在圖6中還可知，所述第一應(yīng)力層還覆蓋所述側(cè)墻。所述第一應(yīng)力層6用于提供壓應(yīng)力，較佳的，所述第二應(yīng)力層6為CESL層，采用沉積工藝形成，其厚度為15-40nm。
[0031]在完成上述過程后，可以繼續(xù)其他工序，以完成整個(gè)CMOS器件的制造。
[0032]本實(shí)用新型形成的半導(dǎo)體器件中，在N阱上的W方向形成有產(chǎn)生拉應(yīng)力的第二應(yīng)力層，在L方向形成有產(chǎn)生壓應(yīng)力的第一應(yīng)力層，即在溝道的W方向施加拉應(yīng)力，在溝道的L方向施加壓應(yīng)力，這種應(yīng)力結(jié)構(gòu)能夠更加有效的提高PMOS器件空穴的遷移率，尤其對(duì)寬度較窄的PMOS而言，效果更佳，在此基礎(chǔ)上，獲得的CMOS器件能夠明顯提高性能。
[0033]顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本實(shí)用新型進(jìn)行各種改動(dòng)和變型而不脫離本實(shí)用新型的精神和范圍。這樣，倘若本實(shí)用新型的這些修改和變型屬于本實(shí)用新型權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本實(shí)用新型也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體器件，其特征在于，包括: 襯底，所述襯底至少包括有N阱及STI ;所述襯底上形成有柵極多晶硅，所述柵極多晶硅覆蓋部分所述N阱及部分STI ;所述N阱上形成有第一應(yīng)力層和第二應(yīng)力層，所述第一應(yīng)力層覆蓋所述柵極多晶硅位于所述N阱上的部分；所述第二應(yīng)力層覆蓋所述第一應(yīng)力層外的其他區(qū)域；其中，所述第一應(yīng)力層在L方向提供壓應(yīng)力，所述第二應(yīng)力層在W方向提供拉應(yīng)力。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第一應(yīng)力層為DSL層。
3.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述DSL層的厚度為15-40nm。
4.如權(quán)利要求2所述的半導(dǎo)體器件，其特征在于，所述第二應(yīng)力層為CESL層。
5.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述CESL層的厚度為15-40nm。
6.如權(quán)利要求4所述的半導(dǎo)體器件，其特征在于，所述柵極多晶硅兩側(cè)形成有側(cè)墻，所述CESL層覆蓋所述側(cè)墻。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述N阱中柵極多晶硅兩側(cè)形成有源漏極。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述襯底還包括P阱，所述P阱與N阱通過所述STI隔離，所述P阱上形成有柵極多晶硅，所述第二應(yīng)力層還覆蓋所述P阱。
【文檔編號(hào)】H01L21/8238GK203553170SQ201320717901
【公開日】2014年4月16日 申請(qǐng)日期:2013年11月14日 優(yōu)先權(quán)日:2013年11月14日
【發(fā)明者】魏琰 申請(qǐng)人:中芯國(guó)際集成電路制造(北京)有限公司